DC综合后输出的网表有语法错误！

yaorong022 · 发表于 2014-11-30 17:51:14

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本帖最后由 yaorong022 于 2014-11-30 23:29 编辑

DC综合完成后的网表，想放回modelsim中加sdf仿真但综合.v的时候报错
too many indices into "\slice_header_state[3]"
bit-select into '\slice_header_state[3]' is out of bound.
（类似的错误，换个信号（reg）名称，有很多）

相应的错误代码为
  DFFSX4 \slice_header_state_reg[3]  ( .D(n149), .CK(clk), .SN(reset_n), .Q(n342), .QN(\slice_header_state[3] [3]) );

  output \slice_header_state[3] , \slice_header_state[0] ,
      \slice_header_state[1]_BAR , \slice_header_state[2] ;

  wire [3:0] slice_header_state;

不明白slice_header_state 在网表中为何变为了二维的（接QN的那个wire）？
修改网表使之成为一维是否能是编译通过，网表是否正确？输出端口被拆分为如上的声明，而其他模块仍然用 input [3:0] slice_header_state，能否相互连通？……

补充，网表是DC生成的，我完全没有动

yaorong022 · 发表于 2014-11-30 23:04:27

给自己顶

yaorong022 · 发表于 2014-12-1 00:48:03

OK已解决……dc里用命令使输出的网表符合verilog的命名规范就好了

[求助] DC综合后输出的网表有语法错误！

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