一个时序优化的问题。。。。

wgej1987

本来插了寄存器要两个clk才能处理完，但是用相同的两部分逻辑，这样可以做到1个clk处理完

jxk304

这种loop的电路，插FF肯定是不行，只能想法优化CA和CB的实现了，特别是CA->CB这条path.
还有就是看看是不是CA->CB->CC这条path里，有没有假的path，比如真实的path是CA中间的某个信号->CB->CC， 而不是必须是CA的最终结果->CB->CC。
还有就是尽量把CB->CC的反馈信号放在最接近FF-D端的位置。

jiegeng66

学习了

东方之子yj

回复 9# wgej1987


   你的这个并行实现的思路挺不错哈。
但是第一个DFF的loop logic就不对了。

东方之子yj

回复 12# jxk304


   有道理。。。

东方之子yj

这是瑞芯微的面试题
我觉得是个奇葩

wgej1987

回复 14# 东方之子yj


    loop逻辑又不输出，只要满足什么样的输入得到什么输出，并且时序满足就行了把。

东方之子yj

回复 17# wgej1987


不是的。假如CC逻辑是加法器，CA是加1，CB是加1。

假如input数据流是：1，2，3，4，5...一拍一个数据。
那么DFF1的输出是：0，1（input+0），5（input 2 + 3），10（input 3 + 7）。。。
那么CB的输出就是：0，3（1+1+1），7（5+1+1），        12（10+1+1）。。。。

如果在CB到CC之间加一级DFF，cbreg：
那么DFF1的输出是：      0，1（input 1+0），2（input 2 + 0），6（input 3 + 3），8（input 4 + 4）。。。
那么CB reg的输出就是：0，0，                     3（1+1+1），       4（2+1+1），      8（6+1+1）。。。。


完全不一样了。。。。

wgej1987

那样是不对，想简单了，现在有点事我待会再想想把两路加些逻辑关联起来看看

linghuqiubai

回复 1# 东方之子yj


不知道想的对不对。。。
复制逻辑，然后交叉循环，即：上面逻辑的CB给到下面逻辑的CC，下面逻辑的CB连到上面逻辑的CC，然后最后通过一个二选一