一个时序优化的问题。。。。

东方之子yj · 发表于 2014-11-17 17:07:34

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如图，两条path的timing 都不满足。

要求修改rtl，在不影响功能的前提下，满足时序。

我觉得这个是无解的。。。有高手知道吗？？？

wgej1987 · 发表于 2014-11-17 17:14:10

要改RTL总是有办法的

东方之子yj · 发表于 2014-11-17 17:18:13

回复 2# wgej1987

求大神指点迷津啊！！！！！

wgej1987 · 发表于 2014-11-17 17:26:50

我不是大神

，因为我不知道你前后逻辑，一般会想到组合逻辑用寄存器切开，但是会两个周期，这样有个问题就是input的输入速度和output的输出速度会有变化。，我觉得可以把你那部分逻辑a（叫a吧）复制一下得到b，就是并行，然后input的数据5ns一个给a，下一个5ns给b，然后输出同样合并一下。

东方之子yj · 发表于 2014-11-17 20:45:58

回复 4# wgej1987

没看明白啊。橘黄色这条path，3段组合逻辑之前有先后关系。要1拍之内完成。

xduryan · 发表于 2014-11-17 22:49:57

CA和CB之间加一级寄存器行么

xduryan · 发表于 2014-11-17 22:51:18

降速吧

lsh100 · 发表于 2014-11-18 08:06:47

学习学习

wgej1987 · 发表于 2014-11-18 09:31:21

回复 5# 东方之子yj

jun_dahai · 发表于 2014-11-18 09:31:53

一般有两种处理方式：
1. 流水线方式，也就是在逻辑CA和逻辑CB之间插入一级寄存器
2. 逻辑优化方式，也就是将部分CA、CB的逻辑前移一级寄存器，这种方式在布局布线时常用

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