xilinx DDR3仿真求教 ERROR: Load Mode Failure. All banks must be Precharged.

worenimamai · 发表于 2014-10-30 09:16:42

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最近学习MIG，仿真DDR3 已经在testbench里将控制器于ddr3 model连接  但是仿真时出现以下情况
tb.mem_rnk[0].gen_mem[0].u_comp_ddr3.data_task: at time 39669621.0 ps INFO: WRITE @ DQS= bank = 0 row = 0001 col = 00000020 data = xx
tb.mem_rnk[0].gen_mem[0].u_comp_ddr3.data_task: at time 39670157.0 ps INFO: WRITE @ DQS= bank = 0 row = 0001 col = 00000021 data = xx
tb.mem_rnk[0].gen_mem[0].u_comp_ddr3.data_task: at time 39670693.0 ps INFO: WRITE @ DQS= bank = 0 row = 0001 col = 00000022 data = xx
tb.mem_rnk[0].gen_mem[0].u_comp_ddr3.data_task: at time 39671229.0 ps INFO: WRITE @ DQS= bank = 0 row = 0001 col = 00000023 data = xx
tb.mem_rnk[0].gen_mem[0].u_comp_ddr3.data_task: at time 39671765.0 ps INFO: WRITE @ DQS= bank = 0 row = 0001 col = 00000024 data = xx
tb.mem_rnk[0].gen_mem[0].u_comp_ddr3.data_task: at time 39672301.0 ps INFO: WRITE @ DQS= bank = 0 row = 0001 col = 00000025 data = xx
tb.mem_rnk[0].gen_mem[0].u_comp_ddr3.data_task: at time 39672837.0 ps INFO: WRITE @ DQS= bank = 0 row = 0001 col = 00000026 data = xx
tb.mem_rnk[0].gen_mem[0].u_comp_ddr3.data_task: at time 39673373.0 ps INFO: WRITE @ DQS= bank = 0 row = 0001 col = 00000027 data = xx
tb.mem_rnk[0].gen_mem[0].u_comp_ddr3.data_task: at time 39673909.0 ps INFO: WRITE @ DQS= bank = 0 row = 0001 col = 00000020 data = a7
tb.mem_rnk[0].gen_mem[0].u_comp_ddr3.data_task: at time 39674445.0 ps INFO: WRITE @ DQS= bank = 0 row = 0001 col = 00000021 data = a6
tb.mem_rnk[0].gen_mem[0].u_comp_ddr3.data_task: at time 39674981.0 ps INFO: WRITE @ DQS= bank = 0 row = 0001 col = 00000022 data = a5
tb.mem_rnk[0].gen_mem[0].u_comp_ddr3.data_task: at time 39675517.0 ps INFO: WRITE @ DQS= bank = 0 row = 0001 col = 00000023 data = a4
tb.mem_rnk[0].gen_mem[0].u_comp_ddr3.data_task: at time 39676053.0 ps INFO: WRITE @ DQS= bank = 0 row = 0001 col = 00000024 data = a3
tb.mem_rnk[0].gen_mem[0].u_comp_ddr3.data_task: at time 39676589.0 ps INFO: WRITE @ DQS= bank = 0 row = 0001 col = 00000025 data = a2
tb.mem_rnk[0].gen_mem[0].u_comp_ddr3.data_task: at time 39677125.0 ps INFO: WRITE @ DQS= bank = 0 row = 0001 col = 00000026 data = a1
tb.mem_rnk[0].gen_mem[0].u_comp_ddr3.data_task: at time 39677661.0 ps INFO: WRITE @ DQS= bank = 0 row = 0001 col = 00000027 data = a0
tb.mem_rnk[0].gen_mem[0].u_comp_ddr3.main: at time 39678733.0 ps INFO: Sync On Die Termination Rtt_NOM =       0 Ohm
tb.mem_rnk[0].gen_mem[0].u_comp_ddr3.cmd_task: at time 39699101.0 ps ERROR: Load Mode Failure.  All banks must be Precharged.[/code]

以下是操作控制器的简单代码

always @(posedge ui_clk)
begin
if(init_calib_complete) begin
cnt<=cnt+1'b1;
if(cnt==4'b0101) begin
cnt<=4'b0;
// sig<=1'b1;
end
end
end
always @(posedge ui_clk)
begin
if( app_rdy &!sig) begin
app_en<=1'b1;
app_cmd<=3'b0;
app_wdf_wren<=1'b1;
app_wdf_end<=1'b1;
app_wdf_mask<=0;
app_wdf_data<={8'ha0,8'ha1,8'ha2,8'ha3,8'ha4,8'ha5,8'ha6,8'ha7};
app_addr<={3'b000,15'b0,1'b1,10'b100000};
sig<=1'b1;
end
end
always @(posedge ui_clk)
begin
if(sig)begin
app_en<=1'b0;
app_wdf_wren<=1'b0;
app_wdf_end<=1'b0;
app_addr<=app_addr+8;
sig<=1'b0;
end
end

复制代码

worenimamai · 发表于 2014-10-30 10:43:26

ERROR: Load Mode Failure. All banks must be Precharged.[/code] 就是这个错误，而且不知道为什么对地址写数据，先写的是XX 然后才是正确的

zyzfgpzgh · 发表于 2014-10-30 14:22:05

检查时钟。

worenimamai · 发表于 2014-10-30 14:38:54

回复 3# zyzfgpzgh

Load Mode Failure. All banks must be Precharged.[/code]

请问这个也是时钟错误引起的么？ sys_clk 给的 900m左右 ref_clk给的200m

zyzfgpzgh · 发表于 2014-10-30 21:00:25

系统时钟怎么会900M？你弄错了吧。参考时钟200M是正确的。 Load Mode Failure. All banks must be Precharged.[/code]----这个错误我没遇到过，基本可以确定是你弄错了时钟引起的。如果弄好时钟还有这个错误，说明你对引脚的操作没有符合数据手册给出的时序。首先必须等初始化完成信号拉起才能进行其他操作。不能上来就输入数据。

MJITG · 发表于 2022-5-11 22:01:38

请问你当时是怎么解决的，我现在卡在了同一个地方

Love24 · 发表于 2022-5-12 15:44:26

本帖最后由 Love24 于 2022-5-12 15:45 编辑

简单看了下你的代码，用户侧用的是xilinx的app接口，但是app接口在写操作时，有两个rdy信号，app_rdy是接收写地址和cmd的rdy，另一个是app_wdf_rdy，这个是接收写数据的rdy，你的激励只做了app_rdy的逻辑，实际上app_rdy时，app_wdf_rdy未必也有效。正确的做法是在app_rdy&app_en时发送写地址与写指令，在app_wdf_rdy&app_wdf_wren时发送写数据，且这两个事件的间隔app协议也是有具体要求的（印象里不能相差多于3个cycle，不像axi那样完全独立），简单的做法就是让写地址与写数据同时对齐传输，也就是说等待app_rdy&app_wdf_rdy时，同时发出app_en和app_wdf_wren；

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