关于PR之后时序路径上比较多的buffer或者反相器的问题

houduansheji · 发表于 2014-10-24 20:18:15

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拿到前端的综合网表，查看时序报告也是干净的。自己采用比较保守的floorplan方案，RAM都是分布在left bottom right三面，top留下出pin。
standard cell区域差不多是个正方形，utiliazition50%多一点。

CTS的策略正常吧，DRV都是按照28工艺 foundry的推荐值设的。

这时候问题来了，preCts之后违例高达900ps，最差的几条路径我看了一下，绕的有点严重啊，但又不是congestion造成的，两个寄存器离得很近，路径上的逻辑也不多，但这条路径root的结果就是活生生的南辕北辙，然后再回来，由于路径较长，插得buffer、反相器延迟累加的惨不忍睹。

百思不得其解，有没有大神能给点思路啊？或者有人遇到过没？是不是环境或者SDC上的问题呢？哪个设置需要改一下呢？

工艺比较先进，but我知道论坛有高手，希望大家不吝赐教啊~~

Timme · 发表于 2014-10-24 22:09:34

用物理综合

zhangqiong137 · 发表于 2014-10-24 23:00:35

回复 1# houduansheji
1. 看综合结果，该路径是否在综合过程中被插入特别多的buffer/INV，考虑加紧约束；2. floorplan不合理，place后该路径是否存在绕线，查看工具为什么会将有些逻辑单元弹开，考虑调整floorlan

icfbicfb · 发表于 2014-10-25 21:05:15

多做几遍，找找感觉，

houduansheji · 发表于 2014-10-26 09:44:55

回复 3# zhangqiong137

大神啊，再麻烦一下下啊，floorplan现在留下standard cell区域，是中间的一片正方形区域，memory都在四周。。。。这样的话，floorplan会产生什么影响将个别cell弹开呢？大神能介绍下经验么，小弟感激不尽啊·~~

xylyc521 · 发表于 2014-10-27 15:11:17

回复 5# houduansheji

是reg2reg的还是跟IO 相关的？

houduansheji · 发表于 2014-10-28 09:16:10

回复 6# xylyc521

是r2r的，所以很难debug，经验不足啊~~求大神帮忙分析下啊~~~

joemool · 发表于 2014-10-28 10:16:36

report发上来啊

IC后端 · 发表于 2014-10-28 23:00:34

检查电路设计，中间是不是有其他路径影响？导致为了满足另外路径的时序而某个器件跑的比较远，可以加我QQ,每天晚上11点答疑

chengchuanccc · 发表于 2014-10-29 13:42:34

可能是floorplan不合理，，，stdcells会被与之逻辑关系紧密的macros靠近放置。
同一条路径上的stdcell，，，可能被不同的macros拉扯开，导致该路径绕线会拐来拐去，走线长，插入大量buffer、inverter。

分析reports，查看走线，尝试将相关的macros靠近放置。。。

个人之前有遇到此问题是这原因，仅供参考。

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