16位乘法器的仿真问题

塞外飞侠 · 发表于 2014-10-22 20:54:29

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本帖最后由塞外飞侠于 2014-10-23 20:29 编辑

源代码：
module mux16(
clk,rst_n,
start,ain,bin,
yout,done
);
input clk; //芯片的时钟信号
input rst_n; //复位清零信号，低电平有效
input start; //芯片的使能信号
input[15:0] ain;
input[15:0] bin;

output[31:0] yout;
output done; //芯片输出标志信号，定义为1时候表示乘法运算完成
//-----------------------------------------------
reg[15:0] areg; //乘数a的寄存器
reg[15:0] breg; //乘数b的寄存器
reg[31:0] yout_r; //乘积寄存器
reg done_r;
reg[4:0] i; //移位次数寄存器
//-------------------------------------------
//数据位控制
always @ (posedge clk or negedge rst_n)
if(!rst_n) i<=5'd0;
else if(start && i< 5'd17) i<= i+1'b1;//i=1,2,3...15,16;
else if(!start) i<=5'd0;//高电平触发清零
//---------------------------------------------------
//乘法运算完成标志信号产生
always @ (posedge clk or negedge rst_n)
if(!rst_n) done_r<=1'b0;
else if(i==5'd16) done_r<=1'b1; //乘法运算完成标志
else if(i==5'd17) done_r<=1'b0; //标志位撤销
assign done=done_r;
//---------------------------------------------------
//专业寄存器进行移位累加运算
always @ (posedge clk or negedge rst_n)begin
if(!rst_n) begin //启动运算
areg<=ain; //锁存乘数，被乘数
breg<=bin;
   end
else if(i>5'd0 && i<5'd16) begin
if(areg[i-1]) yout_r={1'b0,yout[30:15]+breg,yout_r[14:1]}; //右移，并相加
else yout_r<=yout_r>>1; //移位
   end
else if(i==5'd16 && areg[15]) yout_r[31:16]<=yout_r[31:16]+breg;
end
assign yout=yout_r;
endmodule
======================
测试脚本：
`timescale 10 ns/ 100 ps
module mux16_vlg_tst();

reg [15:0] ain;
reg [15:0] bin;
reg clk;
reg rst_n;
reg start;
// wires
wire done;
wire [31:0]  yout;


mux16 i1 (
.ain(ain),
.bin(bin),
.clk(clk),
.done(done),
.rst_n(rst_n),
.start(start),
.yout(yout)
);
initial begin
      clk = 0;
      forever
      #10 clk = ~clk;
   end

initial begin

rst_n = 1'b0;
start = 1'b0;
ain = 16'd0;
bin = 16'd0;
#1000;
rst_n = 1'b1;

#1000;
ain = 16'd22;
bin = 16'd33;
#100;
start =1'b1;
#450_0000;
start =1'b0;
#1000_0000;
$stop;
end
endmodule
===============================
仿真结果：
QQ截图20141022210056.jpg