求助，if条件满足却不执行？？？

wangj929281 · 发表于 2014-10-17 17:45:02

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x

如题，vhdl在满足if条件时却不执行语句：
      buf_min 已赋初值x"ff".

if conv_integer(unsigned(buf_min)) < conv_integer(unsigned(timer_buf)) then
   buf_min <= buf_min ;
else
   buf_min <= timer_buf ;
end if;

有遇到类似问题的童鞋吗？求助。

glace12123 · 发表于 2014-10-18 00:19:00

早忘了VHDL了，但是如果你代码量很小的话，基本可以说就是你代码功能的问题，那个逻辑设计错了，或者代码不符合常规可执行的代码规范。

wangj929281 · 发表于 2014-10-27 01:15:00

这个是逻辑写错了

应该这么写：

if conv_integer(unsigned(timer_buf1)) < conv_integer(unsigned(timer_buf)) then
buf_min <=timer_buf1 ;
else
buf_min <= buf_min ;
end if;

fascinate_lyd98 · 发表于 2014-10-28 17:17:32

…………

教父 · 发表于 2014-10-31 23:07:08

看你代码里面是关于两个无符号数的对比。 VERILOG 里面你不定义sign ，工具自动默认为unsigned。你的写法会不会多此一举了呢？去掉看看是什么效果

wangj929281 · 发表于 2014-11-3 10:14:31

回复 5# 教父

这是VHDL...去掉它会默认成signed

教父 · 发表于 2014-11-5 09:27:10

没用过VHDL 帮助不了

wangj929281 · 发表于 2014-11-11 13:46:39

回复 7# 教父

已经解决啦！

[求助] 求助，if条件满足却不执行？？？

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