VHDL 转 Verilog 求助。 input port 是 integer

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大家好，我对两种 HDL 都不熟悉，现在遇到个难题，希望大侠指点一下。
在 VHDL 里 sub block 有一个 input port 是 integer 类型：

• entity counter is
• port( M : in integer );
• end counter;

调用的情况如下：

• entity top is
• port( set_i : in unsigned(4 downto 0) );
• end top;
• architecture rtl of top is
• begin
• inst1 : entity work.counter
• port map( M => (2**24) );
• inst2 : entity work.counter
• port map( M => 4096 );
• inst3 : entity work.counter
• port map( M => to_integer(set_i) );
• end rtl;

这里有 map 到表达式、常数、signal，还有类型转换，转成 Verilog 对我来说实在太难了。我有想过将 M 变成 parameter 而不是现在的 input , 但是 inst3 那里不知道该怎么处理。