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楼主: jyfzrzhl1988

[求助] 如果LDMOS栅极不能耐高压,输出级改如何设计?

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发表于 2022-8-25 15:40:56 | 显示全部楼层


peterlin2010 发表于 2022-8-10 07:05
一般 G-S 用zener , 某些 process  
MAYBE PMOS 有自带 gate clamp zener .


再请教下,当出现S端floating,电压在变化,怎么设计栅极的控制电路来控制LDMOS的通断呢?
发表于 2022-8-28 09:49:04 | 显示全部楼层


MicroEpzc 发表于 2022-8-25 15:40
再请教下,当出现S端floating,电压在变化,怎么设计栅极的控制电路来控制LDMOS的通断呢? ...


S端floating  

=> WHY ???

不懂你说..为何会出现 floating?  
LDNMOS 就看 G-S . 如果 half bridge  bldc ..那是整 块会浮动


发表于 2022-8-29 10:23:34 | 显示全部楼层
您好,我的意思大概是类似这篇文章Fig.1所示的:
https://sci-hub.ru/10.1109/PRIME.2016.7519499
题目是Investigation of stepwise charging circuits for power-clock generation in Adiabatic Logic
类似这种高压分段式的给电容充放电开关,这种用LDMOS,他的建立过程中,接电容端的source还没稳定,想请教您这个栅极怎么设计电路去控制呢?既能控制通断,也能防止不被击穿。由于单位不方便,这里也不好贴图了,请见谅
发表于 2022-8-29 10:45:22 | 显示全部楼层


peterlin2010 发表于 2022-8-28 09:49
S端floating  

=> WHY ???


您好,还是向您请教下,我的意思是这样的:在一些高压分段式的电容充放电的开关控制里面,接电容端的是source,这个时候开关LDMOS的栅极怎么去控制呢?既能控制开关导通关断,又能防止VGS击穿?示意图大概如下文的Fig.1所示:文章链接如下:
https://sci-hub.ru/10.1109/prime.2016.7519499
题目如下:
Investigation of stepwise charging circuits for power-clock generation in Adiabatic Logic


由于条件所限,不太好绘图贴图向您说明,望您见谅。
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