新手做一个采样保持电路，问几个问题

nanke

用于10bit 200M的流水线ADC，电容翻转式的cmos采样保持电路
有几个问题搞不明白，而且有不少是论文中找不到答案的，特来求前辈解惑
1 衬底的连接，工艺是否允许另接电位，具体到在哪个文件可以看到工艺是双阱还是P阱
2 共模范围和差模范围的关系   
共模点偏离中间值会使差模范围变小吗
是不是共模范围受限于共模反馈电路，差模范围受限于电路的工作点电路的线性度？
3 电容翻转型要用到共模反馈  那么输入和输出不匹配带来的误差有什么影响，输入和输出相差多大是允许的？
4 放大器的开环放大倍数随共模和差模以及频率变化会减小，怎么考虑？
5 方波采样，幅度要乘以sin(w)/w，这个误差怎么处理？
6 负载电容怎么估计 采样电路的负载包括以下部分：保持模式下翻转的采样电容、第一级MDAC采样，主运放共模反馈电容以及一些寄生电容，是直接相加吗？
7 开关的衬偏效应影响需要考虑吗
8 两相非交叠时钟+下级板采样还要考虑时钟馈通和电荷注入吗
9 放大器的单位增益带宽看到两种计算方法  一个是经验公式 GBW>a(N+1)ln2*fs/ 2*pi*f  f为反馈系数,a取5
另一个是根据，带宽有限带来的误差小于1/4 LSB推出的理论公式 GBW>(N+2)ln2/2*pi*ts ts为建立时间，
二者的计算值相差2倍多，取哪个或者取中间值？
对于其中任何有任何想法或者了解的请留言，感激不尽

muyunke

前辈，我现在也在做10位的流水线ADC，关于开关这块，请问你怎么考虑的？比如自举开关，我搭了第一级，自举开关的有效位数太低了

nanke

回复 2# muyunke


    看你的采样保持电路的指标了，介绍AD的书上一般都会讲几种常用的办法去提高采样开关的精度。我介绍一下从哪里入手分析，剩下的看书然后再算算就能明白了。

1、这是一个R+C的低通滤波器，按这个推导提高精度需要（1）减小开关电阻，（2）减小开关电阻随输入电压的变化；
2、开关有电荷注入和时钟馈通，这两个值书上也有公式计算。Singnal dependent的电荷注入会引入非线性，需要减小开关尺寸，或者使采样电容不接输入的那一端（一般是上极板）提前断开/悬空。signal independent的部分利用差分电路可以消除。加dummy据说也是个好办法，但我没怎么用过。
3、kT/C噪声，增大输入电压摆幅增大电容来减小噪声对信号的影响。


一般的bootstrap开关应该能做到14bit1G吧。至于10比特速度不高的话普通的CMOS开关应该也能做到。

muyunke

前辈你好，我按照你说的一一排查了下。我用的电源电压是3.3V，输入信号共模电平1.86V，所以导通电阻会比较大，引入了非线性。电荷注入和时钟馈通看了书上的理论部分，感觉还是看得少，不是很理解，我打算边仿边理解。电路采用的是差分结构的，采样电容没有提前断开，这个我再调整下。dummy我没有用，不知道在哪些地方加。现在弄这个主要是自己摸索，所以还没有一个大的框架概念，缺乏项目经验。前辈如果您有关于流水线的论文求推荐，我应该多看些论文
谢谢前辈

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单位增益带宽