关于timing check的edge

lyz543212

create_clock -name ck1 -period 0.454 -waveform { 0 0.227 } [get_ports { port_name }]
create_generated_clock -name ck2 -divide_by 2 -source [get_ports { port_name }  \
  [get_pins {  pin_name  }]

现在有一条feedthrough path，input port的launch clock为ck2, output port的capture clock为ck1.

  Startpoint: input_port_name
              (input port clocked by ck2)
  Endpoint: output_port_name
            (output port clocked by ck1)

clock ck2 (rise edge)                                                                                  0.908      

clock ck1 (rise edge)                                                                                  1.362

按理说 check的edge应该是 0 到 0.454 , 如下图 ,但是实际的report却是从0.908到1.362， 虽然timing的差值是一样的，但是感觉有问题。
      

有没有类似的sdc 使得这种check发生偏移？

xylyc521

我记得是有什么option 可以使之改成从0开始计算吧？

kevin9133023

tool 沒錯, clk1 在 time 0.454 時 clk2 是 rising edge 嗎?
generated_clock domain 的 endpints timing check 本來就是要貼上 master_clock 的週期.