dft时clock divider怎么办？

juniorm · 发表于 2014-9-17 15:45:16

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我在DFT insertion时，想要bypass原有的clock manager,自己添加了一个divider.实现简单的2分频

  所以现在的电路结构就是pll产生的clock经过divider产生高速时钟，经过一个mux (S端是test_mode, I0是clock manager的输出， I1是divider的输出时钟)
然后在此mux后面插入occ,想要测transition.

  但是我把divider中的DFF的reset和其他DFF的reset都连在一起，拉到top上。
  这样在产生pattern,跑仿真的时候，就发现divider的输出是X（由于初始态没有reset）

  我想请教下，关于上述问题，我把reset连一起这样做OK么？
  如果OK的话，怎样可以让仿真的时候没问题？？

如果不OK，也请帮忙指点或一起讨论下！！感谢~~

juniorm · 发表于 2014-9-17 20:40:27

回复 1# juniorm

自己顶一下~
希望有想法的一起讨论下~~~~

manchipsky · 发表于 2014-9-18 01:05:23

ATPG时候，在setup阶段先完成reset，然后剩下的测试过程保持reset处于释放状态！

juniorm · 发表于 2014-9-19 11:04:41

回复 3# manchipsky

请教下详细的内容，
你指的setup stage强制reset，后再release。具体实现方法是怎样？
直接修改*stil file,里面 "test_setup"下的内容（就是增加V {"rst =0"}; \ V {"rst =1"}）,这样可以么？
另外，我现在是在test bench 里面增加了force /release (就是force divider的输出，然后在pll clk产生后再release)
我这样操作，仿真可以过。但是我不确定这样的pattern是否会有问题。

感谢你的回复~~

fangwang85 · 发表于 2019-1-29 16:52:09

学习了

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