DC综合时序违例处理？

豆沙包

我在对内核综合时，input组的时序刚刚满足要求，时序报告如下：clock clk (rise edge)                                                       0.00       0.00
  clock network delay (ideal)                                                 0.20       0.20
  input external delay                                                        2.80       3.00 r
  RST (in)                                                          0.00      0.00 #     3.00 r
  RST (net)                                 19640         0.00                0.00       3.00 r
  IMAGE/RST (IMAGE)                                                           0.00 #     3.00 r
  IMAGE/RST (net)                                         0.00                0.00       3.00 r
  IMAGE/W_R_SRAM/RST (W_R_SRAM)                                               0.00 #     3.00 r
  IMAGE/W_R_SRAM/RST (net)                                0.00                0.00       3.00 r
  IMAGE/W_R_SRAM/U3709/A (NAND2HD4X)                                0.00      0.00 #     3.00 r
  IMAGE/W_R_SRAM/U3709/Z (NAND2HD4X)                                0.72      0.33       3.33 f
  IMAGE/W_R_SRAM/n4043 (net)                   16         0.25                0.00       3.33 f
  IMAGE/W_R_SRAM/U281/A (INVHD8X)                                   0.72      0.00       3.33 f
  IMAGE/W_R_SRAM/U281/Z (INVHD8X)                                   0.45      0.32       3.65 r
  IMAGE/W_R_SRAM/n1067 (net)                    8         0.23                0.00       3.65 r
  IMAGE/W_R_SRAM/U1122/A (INVHD8X)                                  0.45      0.00       3.65 r
  IMAGE/W_R_SRAM/U1122/Z (INVHD8X)                                  0.27      0.19       3.83 f
  IMAGE/W_R_SRAM/n1059 (net)                   16         0.24                0.00       3.83 f
  IMAGE/W_R_SRAM/U3416/B (NOR2HD4X)                                 0.27      0.00       3.83 f
  IMAGE/W_R_SRAM/U3416/Z (NOR2HD4X)                                 0.69      0.34       4.18 r
  IMAGE/W_R_SRAM/n184 (net)                    10         0.14                0.00       4.18 r
  IMAGE/W_R_SRAM/U313/A (INVHDPX)                                   0.69      0.00       4.18 r
  IMAGE/W_R_SRAM/U313/Z (INVHDPX)                                   0.65      0.45       4.63 f
  IMAGE/W_R_SRAM/n1103 (net)                    9         0.14                0.00       4.63 f
  IMAGE/W_R_SRAM/U299/A (INVHD2X)                                   0.65      0.00       4.63 f
  IMAGE/W_R_SRAM/U299/Z (INVHD2X)                                   1.37      0.82       5.45 r
  IMAGE/W_R_SRAM/n1095 (net)                   16         0.26                0.00       5.45 r
  IMAGE/W_R_SRAM/U2987/B (AOI22HD1X)                                1.37      0.00       5.45 r
  IMAGE/W_R_SRAM/U2987/Z (AOI22HD1X)                                0.47      0.31       5.76 f
  IMAGE/W_R_SRAM/n2905 (net)                    1         0.01                0.00       5.76 f
  IMAGE/W_R_SRAM/U2985/C (OAI211HD1X)                               0.47      0.00       5.76 f
  IMAGE/W_R_SRAM/U2985/Z (OAI211HD1X)                               0.49      0.23       5.98 r
  IMAGE/W_R_SRAM/n3161 (net)                    1         0.01                0.00       5.98 r
  IMAGE/W_R_SRAM/Idata_4_reg_39_/D (FFSDHDLX)                       0.49      0.00       5.98 r
  data arrival time                                                                      5.98

  clock clk (rise edge)                                                       6.67       6.67
  clock network delay (ideal)                                                 0.20       6.87
  clock uncertainty                                                          -0.60       6.27
  IMAGE/W_R_SRAM/Idata_4_reg_39_/CK (FFSDHDLX)                                0.00       6.27 r
  library setup time                                                         -0.25       6.01
  data required time                                                                     6.01
  ----------------------------------------------------------------------------------------------
  data required time                                                                     6.01
  data arrival time                                                                     -5.98
  ----------------------------------------------------------------------------------------------
  slack (MET)                                                                            0.03



然后，我在顶层加入PAD之后，对内核设置dont touch 属性进行综合。综合结果就出现了时序违例
clock rpad_clk (rise edge)                              0.00       0.00
  clock network delay (ideal)                             0.20       0.20
  input external delay                                    2.80       3.00 r
  rpad_RST (in)                                           0.00       3.00 r
  ipad_4_02/PAD (PIW_12)                                  0.00       3.00 r
  ipad_4_02/ipad/P (PLBI2F)                               0.00       3.00 r
  ipad_4_02/ipad/D (PLBI2F)                               0.99 #     3.99 r
  ipad_4_02/C (PIW_12)                                    0.00 #     3.99 r
  image_smici/RST (image_smici)                           0.00 #     3.99 r
  image_smici/IMAGE/RST (IMAGE)                           0.00 #     3.99 r
  image_smici/IMAGE/W_R_SRAM/RST (W_R_SRAM)               0.00 #     3.99 r
  image_smici/IMAGE/W_R_SRAM/U3709/Z (NAND2HD4X)          0.33 #     4.32 f
  image_smici/IMAGE/W_R_SRAM/U281/Z (INVHD8X)             0.32       4.63 r
  image_smici/IMAGE/W_R_SRAM/U1122/Z (INVHD8X)            0.19       4.82 f
  image_smici/IMAGE/W_R_SRAM/U3416/Z (NOR2HD4X)           0.34       5.17 r
  image_smici/IMAGE/W_R_SRAM/U313/Z (INVHDPX)             0.45       5.62 f
  image_smici/IMAGE/W_R_SRAM/U299/Z (INVHD2X)             0.82       6.44 r
  image_smici/IMAGE/W_R_SRAM/U2987/Z (AOI22HD1X)          0.31       6.74 f
  image_smici/IMAGE/W_R_SRAM/U2985/Z (OAI211HD1X)         0.23       6.97 r
  image_smici/IMAGE/W_R_SRAM/Idata_4_reg_39_/D (FFSDHDLX)
                                                          0.00       6.97 r
  data arrival time                                                  6.97

  clock rpad_clk (rise edge)                              6.67       6.67
  clock network delay (ideal)                             0.20       6.87
  clock uncertainty                                      -0.60       6.27
  image_smici/IMAGE/W_R_SRAM/Idata_4_reg_39_/CK (FFSDHDLX)
                                                          0.00       6.27 r
  library setup time                                     -0.25       6.01
  data required time                                                 6.01
  --------------------------------------------------------------------------
  data required time                                                 6.01
  data arrival time                                                 -6.97
  --------------------------------------------------------------------------
  slack (VIOLATED)                                                  -0.96


我对比发现，加入PAD后，PAD的延时，导致时序的违例。处理这个违例，应该是修改RST端口的input delay 还是放宽时钟周期？？或者有没有什么其他的办法来处理这个违例