跳线连接FPGA时应该注意哪些问题？

fanny_haiyun

在工程中用跳线连接两块FPGA（Xilinx的ML505和ML605），传递过程中会有glitch现象（跳线传递的数据包括时钟、使能信号以及2bit的数据），觉得这个错误应该和逻辑本身没有关系，应该是电气方面的问题，无奈没什么经验，不知道问题出在哪里了。
我现在能想到的需要注意的问题有：

（1）两块板子要共地。（用了两根跳线分别连接了两块板子上的GND PIN脚）
（2）检查连接两块板子的PIN是否电压匹配。（我认为应该是匹配了）
glitch现象一直没有办法彻底消除，还有几个怀疑的地方，就是在跳线中有传递时钟，但是时钟频率是50MHz，按理不应有这种现象。所以请大家帮忙看看，是否还遗漏了哪些需要注意的地方。后面附上板子中和连线相关的几个比较重要的电路图，麻烦大家给检查检查。


------------------以下是ML505板子上的电路图--------------------------


（ML505，用J6这组排针连接跳线）



（J6还连着J16，J16在板子上是悬空的，没有连接任何东西）



（J6和J16连着FPGA上的BANK11和BANK13，这两个BANK的电压由VCCO_EXP决定）


（VCCO_EXP由J20来控制电压值，我这里选择的是2.5V电压）


------------------以下是ML605板子上的电路图--------------------------

（605上只有J62这组PIN脚可以用，图中标注的R4到R12在电路板上被焊掉了，所以对应的灯不会亮）


（这组PIN脚连着FPGA的BANK24，BANK24的电压是2.5V）

pmdddd

glitch现象示波器测试图呢
小凹小凸还是一个明显的方波

传递前有没有，还是加了线后才有
个人认为电气原因可能小，要不连线/管脚有粘连（我前几天刚碰到过，线没压好）

goswami

想要信号质量好些，1是时钟用屏蔽线走，2是信号线和地回线捆在一起走。 glitch是fpga接收端看到的情况这样处理一下，如果是示波器看到的，不一定是真实的，动一下示波器的地线连接，如果一直有，那才可能是真实存在的

fanny_haiyun

回复 2# pmdddd


       手头没有示波器，是用ChipScope抓信号的时候可以看到这种glitch现象。       glitch现象是这样的：传递的信号有en_in(enable), data_in(2bit), clk_in，en_out, data_out, clk_out，当en_in和en_out都有效的时候，长期应该为1的en_in信号就会有很多的低电平glitch。
       因为605只有8个PIN可以使用，505有很多PIN可以使用，所以在505上做了一些实验：（1）有时候分配PIN脚的位置不同，glitch现象可能会减少，但是看不出太明显的规律；（2）把容易产生毛刺的en_in的信号分配到离其他引脚都很远的地方时，毛刺现象就没有了；（3）把50M时钟线离所有引脚都远一些的时候，glitch现象也会明显改善。
       不太明白您说的“连线/管脚有粘连”，能稍微解释下吗？如果是这种情况，应如何验证及改善呢？

fanny_haiyun

回复 3# goswami


   手头没有示波器，是用chipscope抓信号看到的，不知可作为参考依据吗？   1. “时钟用屏蔽线走”，我曾经提过这个方法，但是师父说50M的时钟频率不大，他认为问题不在这里，不过倒是可以试试；
   2. “信号线和地线捆在一起”，这个我之前没有接触过，能大概解释下如何操作吗？

goswami

信号线和地线捆在一起，这里含义就是减小环路面积，减少辐射接收，地线连接的不好是80-90%干扰的起因

goswami

还有一点，不要期望获得最理想的信号质量，干扰无所不在，应该知道干扰都是那里产生的，并且知道干扰在那个量级是可以接受的，并且会通过设计，确保在干扰存在的情况下正常工作，这就是电路设计者的工作

dhuo123

还是看下这个en_in产生相关的逻辑有没有发生过逻辑reset现象，你在两块FPGA上分别烧入同样的逻辑，看下现象是否一样，也就是从605-》505发信号，然后反过来试试，看到底是哪个FPGA影响了，当然前提是已经前面断开两个FPGA的情况下就测试了彼此的逻辑产生都是正常的信号，然后才能确认是连接后才发生的毛刺现象

tao2000

看着像是串扰

cutfor

呃，楼上一堆大大，我之前遇到只共地不行，必须共源的情况，至今未明白原因！（两个同套开发板）