请教一个关于数字电路竞争冒险的问题

goswami · 发表于 2014-8-29 09:45:22

这个电路一般是不会产生竞争冒险的，原因是Q和CK在常规编译后有一个确定的延迟关系，一般非常小，但并不是绝对不会，如果Tco 与 Tckh非常接近时，也可能产生时序冒险。我想楼主的问题主要问的是能不能设计出不存在时许竞争冒险的这个时钟控制电路吧

jacka · 发表于 2014-8-29 17:09:20

。。。特意还去baidu了一下啥叫竞争冒险。。。根据那个定义，当然是不会有。
应该担心的是会不会出glitch，建议flop改成负沿触发。

glace12123 · 发表于 2014-9-1 00:43:15

如果时序电路自己都时序都可能存在竞争冒险，那时序电路就失去了改善时序的作用

jun_dahai · 发表于 2014-9-1 09:29:00

这是一个基于上升沿触发，使用或门的Latch-Free的标准门控电路

mazifa · 发表于 2014-9-1 22:00:06

回复 14# jun_dahai

嗯，谢谢

shashabiaoge · 发表于 2014-10-20 13:21:36

寄存器上升沿触发，Q|Y不会有问题。下降沿触发，Q&Y不会有问题

chengroc · 发表于 2014-10-20 14:43:10

个人理解
对于Y=Q|CK，应该关注的是或门的两个输入（Q与CK）是否存在setup/hold的违例可能。没有setup/hold违例即保证没有glitch

成长中的原始人 · 发表于 2014-10-22 16:55:19

assign Y = Q | CK;这句有问题，结果可能全位1或者等于Q

Clarklin · 发表于 2015-6-8 10:38:41

回复 1# mazifa

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