Calire做数字电路lvs提示错误：Wrong pin count in file....

niezheyu · 发表于 2024-10-30 10:59:25

真我个性发表于 2024-4-28 23:13
这是因为
design.cdl中是有9个pin

牛牛牛非常感谢

niezheyu · 发表于 2024-10-30 11:01:41

八云紫发表于 2024-10-21 16:41
你好，请问直接在cdl最前面的，.SUBCKT直接加吗？这样

.GLOBAL VDD VSS

放在第一行

*.GLOBAL VDD VSS NBULK PBULK

[求助] Calire做数字电路lvs提示错误：Wrong pin count in file....