Calire做数字电路lvs提示错误：Wrong pin count in file....

dennisi123

大家好！我最近在用Calibre做数字电路的lvs。流程是从ICC导出gds到virtuoso下，然后用v2lvs命令转化.v网表为cdl网表。但是lvs提示有错误：
Error: Wrong pin count in file "/home/LHG/zhangzy/thirdflow/source/cadence/final0825_label1/final0825_label1/top_order1/lvs/final0825.cdl" at line 742: expected 9 pins, but found 7
Error: Wrong pin count in file "/home/LHG/zhangzy/thirdflow/source/cadence/final0825_label1/final0825_label1/top_order1/lvs/final0825.cdl" at line 744: expected 9 pins, but found 7
......................总共有258个错误。
我的CDL第742行里确实有VDD和VSS啊，而且我已经在版图里到处label了：
XU1040 aor222d2 $PINS VDD=POWER VSS=GND A1=latch15[11] C1=latch15[17] Z=p15[5]
+ A2=n146 B1=latch15[5] B2=n191 C2=n116

明明数着是九个，可为什么工具只认识七个呢？愁死我了，求大神指点！

dennisi123

我用的命令如下：
v2lvs -v top_order1_pg.v -o top_order1_pg.cdl -s /home/LHG/zhangzy/2004/2004.12/csm35/v1.0/spice/typ/CSM35OS142.spc  -s0 VSS -s1 VDD

虽然导出文件成功了，但是提示有warining，请问这些warning会影响lvs吗？我没有找到Verilog primitive library file。
Warning: No module declaration for module dfcrq2 first encountered in module shiftreg
0123
Warning: Duplicate instance name "U1" found in module "shift_inputreg" while doing ca
se-insensitive lookup

icfbicfb

这个/home/LHG/zhangzy/2004/2004.12/csm35/v1.0/spice/typ/CSM35OS142.spc    里面没有 global VDD VSS  ，

或者说标准单元cdl里没有 VDD VSS定义，

dennisi123

回复 3# icfbicfb


   版主您好！我看了下这个文件，确实是没有电源和地的定义，请问怎么应该怎么改呢？

dennisi123

原来是我的cdl文件里cell都没有定义VDD VSS，依次把VDD VSS加上就好了

黄zhuoquan

回复 5# dennisi123

具体怎么添加呢？能给个例子吗？

icfbicfb

应该是global VDD VSS造成的，

lvs spice override globals  yes 看看

那一缕阳光

楼主，解决问题了吗？我这也遇到这个问题了，这个问题时后端工具写的网表带出了std cell的NW和PW的pin

真我个性

这是因为
design.cdl中是有9个pin

但是std cdl中只有7个pin,因为没有定义VDD和VSS的pin

解决办法：
std.cdl中增加.GLOBAL VDD VSS和.PIN  VDD VSS
lvs rule中增加LVS SPICE OVERRIDE GLOBALS YES
然后重跑lvs即可
• NO
Specifies that global signals apply to all subcircuit pins throughout their internal hierarchies
and cannot be overridden except through the LVS Spice Prefer Pins YES specification
statement. This is the default behavior.
• YES
Specifies that an assignment of a signal to a global pin in a subcircuit call has the effect of
overriding the respective global signal in the referenced subcircuit and in the entire subhierarchy
below the subcircuit.

八云紫

真我个性 发表于 2024-4-28 23:13
这是因为
design.cdl中是有9个pin

你好，请问直接在cdl最前面的，.SUBCKT直接加吗？这样

.GLOBAL VDD VSS
.PIN VDD VSS
如果stdcell CDL里面有*GLOBAL VDD VSS还需要加吗？