学习veriloga时，遇到几个问题

马金鑫 · 发表于 2014-8-23 10:25:13

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我编写了一个veriloga的程序，但是有错误不知道是怎么回事，请教大神~
请问我这样定义输入有错误码？
input vin，vsw1,vsw2,gnd，vdd;

还有一个问题说是我的误差超过了最大容限，maximum allowable errors exceeded？是怎么回事？

Angju · 发表于 2014-10-14 15:54:18

input是可以这样输入的，

ming_ming · 发表于 2014-10-14 16:03:53

你可以阅读课本 "The designer's guide to Verilog-AMS" by Ken Kundert,
它提供了大量的信息，并如约 veriloga

水中山0428 · 发表于 2014-10-16 01:17:18

感谢楼主分享，新手入门必备的工具书

Jackie-jie · 发表于 2021-8-3 21:33:06

Angju 发表于 2014-10-14 15:54
input是可以这样输入的，

你好，请教一下误差超过最大容限该怎么解决

Angju · 发表于 2021-11-5 15:15:49

Jackie-jie 发表于 2021-8-3 21:33
你好，请教一下误差超过最大容限该怎么解决

这是仿真器错误过多，你得看看具体错误是啥

WL8906 · 发表于 2023-3-9 20:33:54

Angju 发表于 2021-11-5 15:15
这是仿真器错误过多，你得看看具体错误是啥

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您好，我的也出现了误差的问题，就您说的错误太多，但是如图所示，只显示第13行标识符导致编译失败，请问您知道这怎么解决吗？

WL8906 · 发表于 2023-3-9 20:34:58

遇到同样问题，请问楼主怎么解决的？感谢

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