时序约束

fanny_haiyun

我的设计在没添加任何时序时，下到FPGA执行功能是对的，根据数据手册对相应的输入添加时序约束，发现设计约束由错误？问题：
1.时序约束有错误，为什么功能还能对？分析报告给出的是不是最差的分析？
2.给出约束，布局布线一直不能停下来，是不是说明根本不能满足布局布线要求，所以一直运行，这种情况和时序报告中出错有什么区别？

HADIST

1、应该是时序通不过吧，时序通不过不一定功能就错了，因为工具在分析的时候都是在最差环境下的计算，也就是说，如果时序通过了，在所有环境下时序都能满足，如果时序没能满足，也可能在你当时的工作环境下可以满足；
2、PR工具是根据你的约束，来进行布局布线，当优化结果无法更好时，这个步骤就完成了；