12b 160M pipeline ADC的 sfdr 只有53dB，求大侠帮忙看看！！

wuyanwei · 发表于 2014-8-4 10:58:34

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本帖最后由 wuyanwei 于 2014-8-4 12:17 编辑

各位大侠，小弟设计了一个12b 160M采样，1.2V供电的单通道pipeline ADC，全差分 SHA/1.5+1.5/1.5+1.5/1.5+2.5/2.5+3结构，前后级运放共享。自己没设计基准电路，VREFP/VREFN/VCOM都是外接的。各级也都做过功能仿真。sHA带负载时仿sfdr有88dB。整个ADC 加入正弦波功能仿真正常，但是信噪比很低，sfdr也才53dB不知道是哪里出了问题？下图是test_bench，ADC后面加了一个12b ideal dac将输出转换成模拟量。取64个点

下图是输出结果，基本上功能没问题

下面是各级加斜坡信号仿真结果
SHA/1（SHA+1.5）功能仿真
SH_1功能仿真.jpg

2/3（1.5+1.5）功能仿真
2_3功能仿真.jpg

4/5（1.5+1.5）功能仿真
4_5功能仿真.jpg

6/7（2.5+2.5）功能仿真
6_7功能仿真.JPG

fuyibin · 发表于 2014-8-4 13:15:21

本帖最后由 fuyibin 于 2014-8-4 13:19 编辑

ramp input时候开头向下那几个这么突兀，是怎么回事？
底层每个stage要保证function正确，不要一下来个top的仿真，步子太大不好
你这个top的仿真，noise floor这么高，不是performance issue，是function不对
还需要debug，其实adc top输入ramp，看看是不是单调，也许会发现些什么

novaming · 发表于 2014-8-4 13:31:59

跑个斜坡一个台阶两个周期，就知道哪一级出问题了，你这信噪比太低，后面的MDAC或者比较器明显有问题啊~

wuyanwei · 发表于 2014-8-4 13:45:29

本帖最后由 wuyanwei 于 2014-8-4 16:27 编辑

回复 2# fuyibin 我觉得开头那几个向下急突兀是因为是瞬态仿真，电路首先需要一个稳定过程，到后面电路稳定之后功能就正常了，下图是我将STG6和STG7单独做ramp输入的仿真结果。2.5b/stg输出斜率是4左右没问题。
STG_7功能仿真.jpg

我再试试您说的top ADC输入ramp试试。还有我之前仿过100M采样下得sfdr是78dB，sndr是66dB。

wuyanwei · 发表于 2014-8-4 13:49:06

回复 3# novaming

您好，我不太理解您说的一个台阶两个周期是什么意思？您能稍微详细说说嘛？

victor0o0 · 发表于 2014-8-4 17:07:28

这种情况最好是同样的时钟和输入加到理想ADC上，和实际比较着看

fuyibin · 发表于 2014-8-4 21:34:34

回复 4# wuyanwei

ramp输入，mdac 的residual怎么幅度大小不一？是不是ramp 太快了？但是最多也就差一个clk cycle ramp的输入的差，不过要x4

fuyibin · 发表于 2014-8-4 21:35:24

回复 4# wuyanwei

ramp输入，mdac 的residual怎么幅度大小不一？是不是ramp 太快了？但是最多也就差一个clk cycle ramp的输入的差，不过要x4

wuyanwei · 发表于 2014-8-5 09:17:51

本帖最后由 wuyanwei 于 2014-8-5 09:39 编辑

回复 8# fuyibin

MDAC residual幅度不一我觉得可能有两个方面吧：1、比较器本身失调存在 2、电路运算有延时。不过有数字校正电路在的话，这个应该问题不大。 top ADC输入ramp的截图如下，输出效果确实很差！！！我再查查看！

里面不仅有许多明显的毛刺，而且怎么台阶高度也不一样啊！

fuyibin · 发表于 2014-8-5 11:06:04

回复 9# wuyanwei

窄的毛刺不要紧，是输出12bit data之间有skew，用ideal dac转换时候就会见到毛刺
在0.9us时候有个非单调看见没有

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