verilog模块设计

lvguang

回复 9# huaxudie


  你这个相当于是个异步电路，因为所有的数据标志位，也就是请求信号，到来的时间都不一样。与clk没有任何关系。
  在设计这个电路的时候，如果是要应用于真实的工程，就要考虑亚稳态的问题。不知道你是搞学术还是搞工程。

  给你一个SPA的思路吧，找这篇文章  [size=1em]QNoC asynchronous router，看110页


[size=1em]  一个多路SPA的实现。

菜鸟要飞

回复 7# huaxudie


   可以用RAM，资源省点

cqxiaohei

难道工作之后都是用verlog么？

harry_hust

感觉输入数据时序还是没说清楚，这9个数据r0-r8输入时序是怎么样的呢？（1）是这一组数据输入完毕后下一组数据才输入吗（如按照r‘321456807’这样一组一组输入，组内数据不重复）？（2）还是一组输入中可能还会有重复的数据（如按照r‘322348007’这样组内数据有重复）？

如果是（1），那么设置两组寄存器就可以了，一组锁存输入数据，另外一组作输出寄存器；如果是（2）就得考虑使用缓存了。

huaxudie

回复 14# harry_hust


    数据不会重复的，就是9个不同的数