用spectreVerilog进行数模混合电路仿真下的问题

pumpkinpbk · 发表于 2014-7-31 22:24:36

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用verilog写了一个下降沿有效的计数器进行测试
在输入是低频信号的时候逻辑正常；只是把频率提高后，输出就不对了。估计是默认时钟沿判定的问题，请问哪里可以对其进行设置么？

rong00i8 · 发表于 2014-8-1 07:51:48

mixsignal --> interface

pumpkinpbk · 发表于 2014-8-3 16:52:55

回复 2# rong00i8
然后instance？这不是只能够设置高低电平的大小么？

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