VHDL综合后的数据类型变化问题

AD677 · 发表于 2014-7-23 11:25:33

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还用Actel Libero对VHDL程序进行综合，integer和bit型的都被转换成std_logic或std_logic_vector型，能否进行相关设置，使其保留所声明的类型而不进行转换？

eaglelsb · 发表于 2014-7-23 14:48:15

你想这么做的用意是什么呢？

AD677 · 发表于 2014-7-23 15:04:03

回复 2# eaglelsb

如果更改了数据类型，则testbench和综合后会出现不匹配的现象
比如说定义addr为整型，作为数组memory的地址，综合后addr变成了std_logic_vector型，再仿真会出现testbench和源程序中addr不匹配的现象
为解决这个问题，在源程序中定义addr为std_logic_vector型，此时addr又不能再作为数组memory的地址
这个矛盾尚未解决

eaglelsb · 发表于 2014-7-24 15:54:03

VHDL提供类型转换语句，具体名字忘记了，把向量转化为unsigned，或反过来，我之前这么做的。

[求助] VHDL综合后的数据类型变化问题

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