在verilog中如何对数据某一位赋值

herway99 · 发表于 2014-7-10 23:01:35

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

您需要登录才可以下载或查看，没有账号？注册

x

想对数据led的某一位赋值，采用了下面的语句：
wire [3:0]ql;

assign ql=RxD_data%5'd16;

assign led[ql]=1'b1;

但quartus报错：Error (10734): Verilog HDL error at uart_rx_test.v(56): ql is not a constant
ql只能是一个常量吗，有法使用变量么？

sss08_leon · 发表于 2014-7-11 08:59:53

always语句下可以把，<=

yadog · 发表于 2014-7-11 09:37:38

只有几个bit的话，可以写成case 或者类似的结构即可

小钻风同学 · 发表于 2014-7-11 21:58:01

ql改成reg型试试

a304120 · 发表于 2014-7-11 22:13:47

haitaox · 发表于 2014-7-11 22:26:14

wire [3:0]ql;
assign ql=RxD_data%5'd16;

1.ql是4bit位宽，最大值是15吧，不可能赋值为16
2.RxD_data%5是取模操作吗，RxD_data是固定数吗

[求助] 在verilog中如何对数据某一位赋值

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

相关帖子

站长推荐 /2