关于DC综合出来的网标问题

liliwa

大家好，我最近用DC综合了一个设计，结果出来的网表中为什么会出现一大段被注释掉？不明白这是什么意思？
第二，我的设计中一个子模块在综合之后，这个子模块就没有了。然后后面调用这个模块的时候，在形式验证那里就显示连接不到xxx模块。
我在综合的时候为了能去掉tri和assign，分别用到了
set verilogout_no_tri true  
set verilogout_equation false
set_fix_multiple_port_nets -feedthroughs -outputs -constants -buffer -constants
change_names -hier -rules verilog

以前做过综合，通过了形式验证，这次对原来的设计进行再综合后就出现了上述的问题。望哪位大神能指教一下，不胜感激
网标中出现了这样的东西：这里的蓝色字体部分是怎么回事？是被注释掉的意思么？