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查看: 5370|回复: 5

[求助] setup time 和hold time的约束应该设置多大?

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发表于 2014-6-26 15:02:28 | 显示全部楼层 |阅读模式

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请教各位大神,在做DC综合的时候,setup time 和hold time的约束条件应该设置为多大,有什么标准吗??
发表于 2014-6-27 09:12:28 | 显示全部楼层
回复 1# archertake


     这两个值在标准单元做好之后就是确定的,不用你自己设置。我猜你是要问输入输出延迟怎么设置,这个是根据提供给你的设计规范得到。没有的话按经验值,输入输出延迟一般设置为周期的50%至70%。
 楼主| 发表于 2014-6-27 16:41:06 | 显示全部楼层
回复 2# trippa

我其实是想问set_clock_uncertainty -setup set_clock_uncertainty -hold  
这两个值应该设置多少。有没有什么参考。谢谢啦
发表于 2014-6-28 09:36:57 | 显示全部楼层
回复 3# archertake


   setup=clock Jitter+Skew  hold=Skew.时钟抖动一般从设计规范里得到,这个值应该是时钟产生电路(如锁相环)进行仿真确定。skew为pr中CTS的目标偏差值,可以比目标值稍微大一点留给skew一定空间。假设像0.18um工艺:setup=0.2+0.3 hold=0.3.你可以在论坛上找找涛哥的帖子看一下。
 楼主| 发表于 2014-6-28 16:38:25 | 显示全部楼层
回复 4# trippa


   谢谢啦
发表于 2014-6-28 17:22:19 | 显示全部楼层
回复 5# archertake


   客气
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