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发表于 2014-7-2 22:32:26
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本帖最后由 quantumdot 于 2014-7-2 22:38 编辑
- module clk6(clk,rst,clk6);
- input clk,rst;
- output clk6;
- reg[2:0]q;
- assign clk6=q[2];
- always@(posedge clk or posedge rst)
- begin
- if(rst)
- q<=3'b001;
- else if(q>3'b101)
- q<=3'b001;
- else
- q<=q+1'b1;
- end
-
- endmodule
复制代码
连接
时序duty50%
简单点的三个DFF,每每接成2分频(D,Qb连在一起,Q,CLK作为串接点:clk-q[0] q[0]-q[1] q[1]-q[2]),用一个三输入与门满足q[2:0]=101时进行复位(为0的可以用Qb减少反相器),该信号与输入的RST经过或门后输入各个DFF的rst。输出为q[2] |
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