6分频触发器怎么接啊。。。求救~~

lbz053273 · 发表于 2014-6-13 10:10:39

verilog写的话，只要计数器计数到2反转就可以。但是在cadence里面要怎么接成电路图啊。
按自己的想法接了好几次，NC—verilog不认，仿不起来！
接了触发器出来是2的N次方分频。
要怎么接才能弄成6分频
跪求~！！！！

:'(:'(

触发器

lbz053273 · 发表于 2014-6-13 10:11:48

~~~~菜鸟求救~~~

lbz053273 · 发表于 2014-6-13 10:18:15

··在线等啊~~~来个高手呗~~

wgej1987 · 发表于 2014-6-13 10:44:46

nc认verilog。。。

lbz053273 · 发表于 2014-6-13 11:00:34

回复 4# wgej1987

。。我知道认的，我现在接出来的都是2的N次方分频，现在需要6分频啊，我接出来与非下，NC就不给仿真了，说有错误

haimo · 发表于 2014-6-13 11:15:23

你写一段verilog，用dc综合一下就行了。

lbz053273 · 发表于 2014-6-13 11:20:16

回复 6# haimo

代码简单的，我用ISE也综合过出了布线图，现在别人要求我自己布线，因为ISE综合出来的电路图面积太大。。然后就没有然后了。。。

wgej1987 · 发表于 2014-6-13 11:25:55

这么简单的电路还能优化个什么

lbz053273 · 发表于 2014-6-13 11:34:55

回复 8# wgej1987

这是基础的波形。后面还一堆，可是我基础的都搭不出来，老是错误

wgej1987 · 发表于 2014-6-13 11:53:55

我知道他们的意思了，他们想你不用计数器弄个6分频出来

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