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查看: 3078|回复: 8

[讨论] 28MHz 转 27MHz, jitter尽量小,有哪些方案?

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发表于 2014-6-8 10:47:24 | 显示全部楼层 |阅读模式

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电流<1mA
发表于 2014-6-8 14:15:04 | 显示全部楼层
回复 1# rong00i8


   PLL
 楼主| 发表于 2014-6-8 14:22:44 | 显示全部楼层
回复 2# 朱立平

得到27MHz的时钟,全频带的jitter都要小。用pll可以小数也可以倍频降频,前者vco高频jitter较大,后者功耗较大,均不可行。
发表于 2014-6-8 18:53:58 | 显示全部楼层
本帖最后由 朱立平 于 2014-6-8 18:58 编辑

回复 3# rong00i8


   PLL我沒做過 但是jitter 我想是用loop filter 濾波 VCO是最關鍵的 耗電也是主要看VCO    PLL最關鍵的就是VCO
   jitter 是phase noise 積分的結果 是time domain 的表現
发表于 2014-6-8 20:05:30 | 显示全部楼层
这种东西可以做,但是总觉得令人捉鸡。27M先27分频产生1M,然后PLL feedback divider ratio 28,就得到28M。不过面积应该小不了,带宽只能做几十k,一百k。
不过很多时候设计的困难是有系统,应用,架构的顶层设计造成的。古语有云一将无能累死千军,设计也是一样。很多时候要更多审视我们自己确定的架构。27M转28 M这个应用比较别扭,有没有更好替代方案。
发表于 2014-6-8 21:41:30 | 显示全部楼层
感觉比较别扭。从系统入手,可能可以绕开
 楼主| 发表于 2014-6-9 07:02:13 | 显示全部楼层
回复 5# fuyibin


   这个方案不可行。由于pll bw太低,vco高频noise压制不够。因此得到clock 高频jitter不能满足要去
 楼主| 发表于 2014-6-9 07:04:16 | 显示全部楼层
回复 6# jamesccp


   是的。从系统来弄是可以解决,但是改动较大。这样做,是让风险更小
发表于 2014-6-9 09:57:10 | 显示全部楼层
本帖最后由 fuyibin 于 2014-6-9 09:59 编辑

回复 7# rong00i8

最简单的方法,再用一个28M crystal,系统不优化,这就是代价
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