看不懂ISE的时序报告啊

zhuyuefeng2009

对于时序路径我只知道有四种类型：Clock-to-Setup   Clock-to-Pad  Pad-to-Pad   Pad-to-Setup但是ISE的时序报告里的怎么和这四种时序路径对应不上啊，
比如我写了一个8位输入（power）和8位输出（binary）的组合逻辑，没有时钟的，但是时序报告是这样的：


上面的数据好理解，就是从输入端口到输出端口的延迟。（但是为什么会有CLock）


上面的数据我就不理解了，什么叫clock to setup on destination clock POWER（综合的结果里就完全是组合逻辑，没有时钟啊？）还有那个Rise-Fall Fall-Fall是什么意思呢？时钟偏移之类的吗？