Xilinx 7系列 MIG for DDR3关于BL8的疑惑

怒放的_生命 · 发表于 2014-5-24 00:21:00

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最近在实验室做一个项目，有用到Xilinx DDR3 MIG的IP核，看了7系列的官方手册UG586 ，也参考了V6的UG406。里面对于burst length=8, 4:1的app_wdf_data要在两个clk时钟沿下传送，不是很理解。我的app_wdf_data位宽是512bit，难道是一个clk上升沿传送256bit，再下一个CLk上升沿再传256bit的数据？那不就是直接让app_wdf_data(511:0)在两个时钟沿下保持不变么？可这样一来，写数据量一多，不知要落后app_addr多少个时钟周期，毕竟地址总线app_addr只在1个clk沿下变化啊。

怒放的_生命 · 发表于 2014-5-24 00:41:00

回复 1# 怒放的_生命

还有1个app_addr可以存放多少位宽的数据啊？

WALI-123 · 发表于 2014-5-28 17:30:51

回复 1# 怒放的_生命

你用的是32个DQ的SDRAM吧，用户接口是512bit，那么在DQ上要分成8个32bit来传输，这里的8应该是对应的BL=8。

xduryan · 发表于 2014-8-13 22:55:59

紧紧把握一个原则，内外数据速率相等

xduryan · 发表于 2014-8-13 22:58:02

内部数据速率 512b * 100 = 外部数据速率64 * 400 * 2
4:1 指的是SDRAM的CK时钟速率和内部ui_clk时钟速率的比值
后边乘以2是因为DDR上下沿都传输数据

青阳尘 · 发表于 2015-8-21 16:22:51

能把你的UG406发给我一下吗?我例化v6的DDR，ug406是空的。谢谢597042025@qq.com

AcedX · 发表于 2016-5-10 21:02:40

回复 6# 青阳尘

你用V6调试 DDR3调的怎么样了？

siyuantang2016 · 发表于 2016-6-17 11:27:53

同求谢谢

逆光漂泊 · 发表于 2016-7-26 08:43:14

最近在学习DDR3，方便加下QQ交流下么？872000400

anhongliang · 发表于 2016-7-26 16:15:39

5楼说的对，512bit是一次写入的带宽，地址每次要加8才行。

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