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[活动] 每日一奖----20140523

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发表于 2014-5-23 09:23:34 | 显示全部楼层 |阅读模式
悬赏200资产未解决
Q14. What is the difference between synthesis and simulation?

发表于 2014-5-23 11:02:43 | 显示全部楼层
综合指的是RTL代码映射成门级网表的过程。仿真指的是逻辑功能的模拟,用人造激励驱动输入,观测其输出结果和中间变量。
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发表于 2014-5-23 11:15:26 | 显示全部楼层
抛个砖吧
synthesis:输入RTL级设计,经过转换优化,最后得到门级网表
simulation:根据网表,模拟真实的行为,从而得到结果
可以看出来,在synthesis优化网表时,需要通过simulation才能知道结果好坏。
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发表于 2014-5-26 14:01:09 | 显示全部楼层
综合时clock是理想的,仿真时clock是有延迟
综合只是逻辑实现,仿真是模拟物理实现
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