set_clock_tree_exceptions

half_honey

回复 38# damonzhao








前端不提。。我前端也是自学成才 思路不是大路货。。所以很多事情我很难办》。不知道找谁问。。他只管最后pt结果

damonzhao

回复 41# half_honey


   设计的最起码的结构情况，他比你懂，否则，他怎么做设计？
图可以全点么？

half_honey

回复 42# damonzhao


   太全面怕给人告。。。已经贴了很多了。。足以说明clk_pll和这三个违例点的关系..

vien_gao

回复 39# w老板

你这智商真是服了！！！
Q pin出去接一个buffer，那这个buffer的Ypin和FF的Q pin有区别吗？！同样，也可以定义在其他组合逻辑的output pin，比如mux。只不过一般clk结构简单的design会直接定义在分频FF的Q pin。

w老板

回复 44# vien_gao


   我是怀疑下你到底理不理解generate clk。莫激动。

我只能告诉你你说得还不全面。

vien_gao

唉，和你在这里讲这些简直对牛弹琴，你以后就把clk gen FF和data FF放一块做CTS吧，希望你老板不会把你炒了。

vien_gao

回复 45# w老板

唉，和你在这里讲这些简直对牛弹琴，你以后就把clk gen FF和data FF放一块做CTS吧，希望你老板不会把你炒了。

w老板

回复 47# vien_gao


   少年，我没说放一块做CTS，你又在意淫了吧。再说放在一起做CTS又怎么了，只要timing满足，也是可以的。

只是你知识点还不够。

你骂人，版主会封你号的。

w老板

回复 47# vien_gao


   你的意思是楼主那条path上的endpoint：fh128/cnp/clkgen/hclk_pll_reg是clk gen FF（就按你说的吧，实际应该是分频寄存器）吗？

你敢不敢说是。

vien_gao

回复 48# w老板

你把generate clk相关的FF和其他data FF去平衡这和放一块做cts有区别吗？
“放一块做又怎么了，只要timing能满足”，你这样不管generate clk ，master clk，clk gen FF和dataFF放在一起做CTS，timing能满足的话你老板都要给你跪了。