set_clock_tree_exceptions

half_honey

clkgen里不用做树，所以做了exception。对类似的三个endpoint做了non stop
但是重新cts完之后，还是有这三个违例。
report_clock_tree -exceptions：


看着是设了进去



求教，



这样的设置之外，还有啥需要设置的？

或者，这种setup违例还有别的方法可以修不？

zero_0

exclude pin 而不是 non stop pin
set_disable_timing/set_false_path

damonzhao

先分析下propagated部分为什么差那么多

half_honey

回复 3# damonzhao

毫无头绪 怎么看

小干爹z2z

report_timing  [-path_type <path_type>]                                                   
                               (path type:                                         
                                Values: full, end, only, short, start,            
                                full_clock, full_clock_expanded)
Full_clock 可以将您propagated的clock 展开， 再如版主大人介绍debug.

后面您的clock setting 不是很看得懂。看上去您launch path 是个count register 啊 如果是跟generate clock 相关的counter 能否尝试将他们设成一个skew group
再者 您的non_stop_pin 和不用做树是什么关系 ，还望指教。

以上言论不代表本台观点

vien_gao

timing path和你怎么做cts没什么关系，不管你clk怎么做，如果这条timing path本来就存在的话他是不会消失的，除非你设了false_path。从lz的timing report来看你的cts应该是直接在clk rootpin 上直接做的，然后你设了是3个non-stop pin，所以cts会穿过这三个点然后去平衡rootpin后所有的loading（除这三个点外），所以导致clkgen里的ff被插入大量insertion delay去和data FF的clk pin平衡。
  我建议的方法是在clk gen外面找point做cts，然后cts point和clk source之间手动插buffer chain。

half_honey

回复 5# 小干爹z2z


   多谢指教~理理思路~timing还不太会修

half_honey

回复 6# vien_gao


   原来如此啊~多谢多谢~我去试试

half_honey

回复 6# vien_gao




  这三条肯定是不能设false_path的，本意是说clkgen里的要求不高，想让ICC忽略到这三个end point的时序计算。


  我比较奇怪的是，设了non stop 和没设的效果是一样的，时序大概都是贴粗来的这样。感觉是没设对的样子。

  另外，想说能不能手动把它拉近呢..这事儿我看论坛里一直有人问 ，好像没看到有正面的回复。

vien_gao

回复 9# half_honey
你报出来的timing report里是不是就只有你设的那三个点的clk latency最短？如果是话那就说明你已经设上了non-stop pin。
你可以在ICC里画个小region，把clkgen的cell都放进去。
还有你说的没效果是没什么效果？是这三个点的timing依然可以报出来还是clk latency依然被平衡了？