set_clock_tree_exceptions

w老板 · 发表于 2014-5-22 16:02:35

回复 29# vien_gao

你就意淫吧。请看12楼你说的“

那我估计这三个点应该是generate clk点吧，

”
这是你说的，楼主连generate clk点是啥都不清楚，楼主在哪确认的。

sartpoint和endpoint的clock都是clk_pll，你说的generate clk在哪？

要是有从这3个endpoint的其他的FF的path，那其他的FF也应该做好balance。

把那句“不懂装懂“送还给你。

half_honey · 发表于 2014-5-22 16:05:27

回复 31# w老板

额是我没问对么。菜鸟不懂怎么问啊。请问怎么确定generate clk呢？我去report看看..我只知道改了对generate clk有影响但是不知道具体是怎么确定哪个点就是generate clk...

w老板 · 发表于 2014-5-22 16:14:20

回复 32# half_honey

startpoint clock latency

endpoint clock latency

我给你画出来，这条path的Startpoint和endpoint的clock。你还就不会说什么generate clk了。

vien_gao · 发表于 2014-5-22 16:17:57

回复 31# w老板
你连generate clk点会定义在哪都不知道还好意思问我generate clk点在哪？！
还什么startpoint和endpoint的clk都是clk_pll,他们自己的clk当然是clk_pll了，你以为generate clk会定义在FF的clk pin吗？！
generate clk一般都是定义在FF的Q pin上,笨蛋！你把这个endpoint的clk垫长了，那它数据从Q pin出来是不是也跟着变长？！从这个generate clk FF Q pin再到loading sink的latency是不是变长了？！这样generate clk domain FF和master clk domain FF之间的clk skew是不是变更大了？！这样是不是会有更多的violation冒出来？！以你的智商我很难和你解释的清楚。。。

LZ你可以去SDC里看看，generate clk点一定是那三个FF的Q pin或是他们后面某个loading FF的Q pin。因为你之前说在没设non-stop pin之前ICC也没有平衡这三个点，而是穿过他们去平衡后面的点，所以他们必是generate clk点！

half_honey · 发表于 2014-5-22 16:22:06

回复 34# vien_gao

sdc里是这样的：

vien_gao · 发表于 2014-5-22 16:32:16

回复 35# half_honey

从sdc看这几个generate clk好像是定义在buffer上，你往前追几级看看。

half_honey · 发表于 2014-5-22 16:35:21

回复 36# vien_gao

虽然很不好意思可是还是要问。。怎么追看前几级？我是自学的icc 对时序真的完全不是大众思路...

damonzhao · 发表于 2014-5-22 16:42:07

回复 37# half_honey

我看了大家激烈的讨论，个人觉得这个问题很好办。你管前端问一下时钟树结构是什么，他/她想要你做成什么样子的，然后明确给大家，比大家乱猜的好。

其实不是版主懒，不同的设计要求不一样，个人不会武断下结论。简单举例说来某些clock是否需要inter-balance，不是前端明确要求出来，后端就不能瞎做。

w老板 · 发表于 2014-5-22 16:42:10

回复 35# half_honey

都语无伦次了。看34楼：“generate clk一般都是定义在FF的Q pin上”
看36楼：“从sdc看这几个generate clk好像是定义在buffer上”

那你说说这个generate clk可以定义在哪。

不懂就别在这乱说。

给你看了图片你还不信。

楼主报这条path时，加个 -path_type full_clock,把结果贴上来，我给这菜鸟上堂课。

half_honey · 发表于 2014-5-22 16:47:12

回复 39# w老板

在重新cts哈，明天贴大家一起讨论就好~

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