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查看: 7046|回复: 14

[求助] DC时序出现违规,应该从哪里修改?

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发表于 2014-5-20 16:53:19 | 显示全部楼层 |阅读模式

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小女子最近刚接触DC综合,用smic0.35工艺进行综合时候,出现了以下时序违规,请求大家帮忙分析一下,感激不尽呀~~~ QQ图片20140520165453.jpg QQ图片20140520165415.jpg
 楼主| 发表于 2014-5-20 17:09:18 | 显示全部楼层
回复 1# 小沫鸭梨大


   还是就是如果出现min_capacitance违规,我又应该从哪方面进行修改呢? QQ图片20140520170956.jpg
发表于 2014-5-20 19:36:18 | 显示全部楼层
你的时钟端为sel,在做时序检查时,startpoint是sel的上升沿,endpoint是sel的下降沿,也就是整个时钟周期为时钟信号sel的一半,你是对锁存器做时序检查吗?
 楼主| 发表于 2014-5-20 20:31:58 | 显示全部楼层
回复 3# liuhaib11


   这是我写的约束,其实我对怎么写约束都不大理解,太惭愧了。。 i2c约束.docx (14.62 KB, 下载次数: 25 )
发表于 2014-5-20 23:24:40 | 显示全部楼层
clock uncertainty 过大。output/input delay也设置的不合理。
发表于 2014-5-20 23:41:56 | 显示全部楼层
你贴的约束跟顶楼的报告对不上,约束里clock uncertainty是2,顶楼是5;约束里ouput delay是2,顶楼是10
 楼主| 发表于 2014-5-21 08:44:08 | 显示全部楼层
回复 6# Timme


   不好意思啊,我贴出的是自己已经修改过的约束条件,现在时序没违规了,但是还是有min_capacitance的违规,应该从哪方面入手改呢?
发表于 2014-5-21 09:08:40 | 显示全部楼层
我觉得你有点没理解做约束的意义。不是说我们去不断改环境约束,使得最后的时序meet。而是我们要先根据实际情况先设置约束条件,如果met了,更好,如果slack,我们要分析slack的原因,看是约束设置的太严格了,考虑错了,还是代码写的不合理。
而不是随意修改约束,直到met,然后就交差了。
发表于 2014-5-21 09:22:54 | 显示全部楼层
说实话,你I2C的SCL是当时钟去做吗?
这个约束是有问题的吧
 楼主| 发表于 2014-5-21 09:45:27 | 显示全部楼层
回复 8# haimo


   嗯嗯,你说的有道理,我也知道应该先根据设计写对应的约束,但是从来没有过这方面的经验,不知道应该怎么写,博士就直接给了个模板让我自己做项目了,不知道从哪里下手唉,哭死
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