对于综合时的设计的约束

曦玄 · 发表于 2014-5-14 18:53:54

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是不是对于设计的约束只能是有clock的设计才能写约束，比如对于四位全加器能写约束吗？首先是我认为啊，里面没有时钟，就没有相对的时序上的联系，没法些约束。有没有大神给我解释一下。

Timme · 发表于 2014-5-14 19:33:33

虚拟时钟

vien_gao · 发表于 2014-5-14 20:01:38

可以设max delay 和min delay

曦玄 · 发表于 2014-5-14 20:52:51

回复 2# Timme
就那么两句，不就写input_delay和outputdelay吗？还用什么虚拟时钟

herrzhou · 发表于 2014-5-21 23:09:30

回复 Timme
就那么两句，不就写input_delay和outputdelay吗？还用什么虚拟时钟
曦玄发表于 2014-5-14 20:52

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看input_delay和outputdelay的定义，就是相对于参考时钟的，你没有参考时钟，设不上去的

liyanyu_1987 · 发表于 2014-5-23 14:42:39

可以假定逻辑的输入是时钟驱动的，逻辑的输出用同步时钟采样。
或者直接是set_max_delay这样约束

haimo · 发表于 2014-5-23 16:27:56

如果加法器的输入、输出或是使能有时序产生的信号，你在设置input_delay output_delay的时候其实就是对加法器约束了。

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