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低功耗4路AD芯片的功能实现及ALT_LVDS的应用 Author：施洋 LTC2173-14是一款低功率四路串行AD芯片，其对模拟信号采样输出的数据为串行数字信号，所以需要通过FPGA对其进行一次串并转换，理论上其支持采样频率最小5Mhz，最大为80Mhz，LTC2173-14I型温度适应范围为–40°C to 85°C。 其中图1-1为LTC2173-14的一种典型的应用，对四路信号同时进行模数转换，并分别将每路变为2路差分输出，且输出数据为串行数据，OUTA表示数据偶数位，OUTB表示数据奇数位（如串行数据表示为D4D3D2D1，则OUTA为D4D2,OUTB为D3D1），同时输出有一个共同的时钟和帧同步信号。
图 1-1 此芯片量化位数可以有12、14、16bits，有6种工作模式（如图1-2），我们选取其中第二种，即每路输入转换为2路输出 ，这两路输出对应着14bits的串行数据，串行数据时钟为7×fs（fs为AD采样时钟）。这种方式在对输出信号幅度影响最小的情况下，输出数据的速率最小。
图1-2 下图为输出对应的时序图。
图 1-3 其中ENC为AD输入的采样时钟，DCO为AD输出时钟，FR的时钟翻转处为对应着数据的帧头。 要想实现上面的功能还需要对 LTC2173-14 进行配置，下图为配置寄存器的外部接口。PAR/SER高电平时，芯片可通过并行配置；低电平时，芯片可通过串行配置，这里硬件上已将PAR/SER拉低，故采用串行配置方式，此芯片通过双向SPI数据交换来完成工作模式的选择。
图1-4 对具有SPI接口的AD芯片来讲，SCK、SDI是输入信号，SDO是输出信号。SCK用于主片和从片通信的同步。SDI用于将信息传输到AD，输入的信息包括指令、地址和数据，指令、地址和数据的变化在SCK的低电平期间进行，并由SCK信号的上升沿锁存。SDO 用于将信息从AD传出，传出的信息包括状态和数据，信息在SCK信号的下降沿移出。 如下图所示，当CS信号有效时，在SCK信号的同步下，1位的读写指令送入器件，接着送入7位地址，在读写指令和地址发出后，SCK继续发出时钟信号，此时数据由SCK控制从SDI写入AD或者通过SDO从AD读出，完成操作后将CS拉高。 图1-5中，SPI输入SDI的建立时间和保持时间分别为5ns，片选CS的建立时间为5ns。SCK的频率在写模式下最大为25 Mhz,在读模式下最大为4 Mhz。通过读模式可以验证AD芯片中寄存器写入的数据是否正确，这里只用到写模式，理论上SPI控制AD的工作方式所花时间最少约为2us（3*16/25Mhz)=1.92），在此工程中配置SPI共用时75.35us。
图1-5 REGISTER ADDRESS D7 D6 D5 D4 D3 D2 D1 D0 A0 00h 1 x x x x x x x A1 01h 0 0 0 0 0 0 0 0 A2 02h 0 0 0 0 0 0 0 1 A3 03h A4 04h 表1-1 以上表格是AD芯片的控制寄存器及对应的数据位。通过写入一次来完成配置，A0可以对AD芯片复位；A1控制输出数据格式，也能让接收机在待机状态下使AD停止采样来减小功耗；A2控制差分信号输出电流大小和输出模式等;A3、A4为测试寄存器，这里未用到。 由于LTC2173-14 的输出为差分信号，若AD采样时钟为62M，则其输出数据时钟高达434M , 所以在FPGA中对AD输出的串行数据进行并行化时选用alt_lvds IP核。 下面简单的说一下整个IP核的配置和例化使用。图1-6中选择LVDS receiver 以实现串行转并行，然后设置1个LVDS通道（channels）；每个通道对应7个解串因子，即1并7串处理。 这里若把alt_lvds的通道设置为8能用一个核完成所有AD输出的串并转换，但这会引入一些噪声，所以选择1个通道，例化8次，可以避免引入过多的噪声。 最下面的Use External PLL如果勾选上，则这个IP核内的其他两个配置页面不可设置，时序频率方面的配置主要在外部的PLL时钟上下文章了；这里我们不选。
图 1-6 接下来在Frequency/PLL settings中，需要配置好LVDS串行数据传输速率（此处为434Mbps），而输入时钟速率通常为LVDS串行传输速率除以解串因子得到（434/7=62）。其他几个选项一般使用默认设置。
图 1-7 在图1-8中，选上“Register outputs”选项。其中“Use ‘pll_areset’ input port”对应的端口pll_areset为低电平复位。选中“Enable bitslip control”、“Use ‘rx_data_align_reset’ input port”, rx_data_align端口能进行字节重新对齐处理。其他可以默认设置。
图1-8 Alt_lvds在输入进来的串行数据进行并行化时，会出现字节不齐的情况，如果输入进来的串行数据是D7 D6 D5 D4 D3 D2 D1,通过IP核并行化的数据可能变为D5 D4 D3 D2 D1 D7’ D6’ ,此时给rx_data_align一个脉冲信号，数据就会右移一字节，脉冲宽度要求不小于一个采样时钟，以此来完成字节对齐。 但是在每次复位以后并行化的数据都会产生不同的字节差异情况，这是就需要对数据控制来产生一个固有的数据字节差，从而给rx_data_align固定数量的脉冲信号。 前面提到AD芯片输出会伴随产生一个帧同步信号，可以在此信号翻转沿时给alt_lvds一个复位，如图1-9所示，此时的并行化输出相对于输入pi_data_in_4a“0101101”有5个字节的固定差，此时只需输入rx_data_align五个脉冲值，输出就会右移5个字节来实现数据字对齐的目的。
图1-9 还有值得注意的地方就是不能以AD输出的随路时钟作为alt_lvds的时钟，由于随路时钟不太稳定，且频率过高，会对处理过程造成不确定影响。 在调试过程中，由于Signal_tap中采样频率的限制，可以将采样时钟预先设为合适的值，调试成功后，再将频率改为我们所需要的频率大小。
图1-10 图1-11
最后，在管脚分配时，需要选择I/O Standard为LVDS，然后会自动参数另一个*(n)的配对差分管脚，如图1-10、图1-11所示。
图 1-12 图1-12中选取四路AD的第四路做时序分析，pi_frame_start信号翻转沿表示每组串行数据的帧头，pi_data_in_4a、pi_data_in_4b为输入串行数据，rx_out表示各个通道的7bits并行化输出，po_data_out_4是将rx_out重新组合后的14bits并行化输出。其中rx_out相对于串行数据有8—9个采样时钟的延时，重组后的并行数据相对于重组前有一个时钟延时。
图1-13 上图为46.52M单频信号通过62M采样后，4种不同的输入电路所对应的频谱和功率谱对比，这里出现频率折叠，采样后信号频率约为15.48M。硬件的4路不同输入，除了第1路未使用之外，从频谱和功率谱可以清晰的看到第4路的AD转换后引入的噪声最小。 下图为FPGA资源占用情况。
图1-14 | 
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发表于 2014-5-1 15:59:22