Verilog中数字不指定位宽与数制，综合时会出问题么

lin116

回复 8# orlye

前辈您好，我在用verilog导入到cadence时提示如下错误，但是我在.v文件中没发现错误，请您帮忙看一下是什么问题。/home/dianke/ic5141/design/sar_logic.v
assign start   =!en_! & en_reg;
                    |
ncvlog: *E,EXPSMC (/home/dianke/ic5141/design/sar_logic.v,28|20): expecting a semicolon (';') [6.1(IEEE)].
                 begin
                     |
ncvlog: *E,CSISYX (/home/dianke/ic5141/design/sar_logic.v,110|21): case item syntax error [9.5(IEEE)].
                default:
                      |
ncvlog: *E,NOTSTT (/home/dianke/ic5141/design/sar_logic.v,114|22): expecting a statement [9(IEEE)].
               endcase
                     |
ncvlog: *E,NOTSTT (/home/dianke/ic5141/design/sar_logic.v,119|21): expecting a statement [9(IEEE)].

module __nclib.sar_logic:module

errors: 4, warnings: 0

orlye

回复 11# lin116


    把和报错相关的几行代码全贴出来

lin116

回复 12# orlye


   十分感谢热心相助，我已经解决了，在此谢过

xyd237529

一定要加上位宽，因为不加位宽默认会综合成32位的。写verilog必须严谨。