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[求助] Verilog中数字不指定位宽与数制,综合时会出问题么

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发表于 2014-4-28 11:10:10 | 显示全部楼层 |阅读模式

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rt例子1:if (s_axi_awaddr == 4143232)
例子2:s_axi_awaddr <= s_axi_awaddr + 3840;

小弟最近负责系统在FPGA上的实现,目前功能基本OK了,但是看到代码中有如上的语句,不知道这种coding style会不会成为设计中的隐患?

按照逻辑设计,4143232和3840都是十进制,目前综合也是按照10进制来处理的,那以后会不会出现综合器认为4143232和3840是16进制数的情况呢?
发表于 2014-4-28 12:10:45 | 显示全部楼层
围观帮顶
发表于 2014-4-28 12:39:02 | 显示全部楼层
这么写就是十进制啊。如果是16进制的话,应该写成16‘hxxx
 楼主| 发表于 2014-4-28 13:08:47 | 显示全部楼层
回复 3# haitaox


   不同的综合器都会认为是10进制么,不指明位宽有关系么
 楼主| 发表于 2014-4-28 13:09:25 | 显示全部楼层
回复 2# liurenruohuo


   我也自己顶一个
发表于 2014-4-28 16:13:04 | 显示全部楼层
回复 4# taku2006


    我用xilinx,个人觉得是可以的。不过,不推荐用10进制的方式描述。
 楼主| 发表于 2014-4-28 16:55:22 | 显示全部楼层
回复 6# haitaox

嗯如果由于coding style的问题导致出来的电路和逻辑设计的不一样,比较难发现和调试
发表于 2014-4-28 22:26:18 | 显示全部楼层
不指定位宽、不指定进制是相当不好的习惯。
一个是可读性差,对资源需要用多少位宽很模糊。你例子里的比较器、加法器是多少位的,一眼看不出来。
一个是可能造成预料外的仿真结果。你这一例好像不会有什么大问题,但难保以后不遇到。
发表于 2014-4-28 23:23:42 | 显示全部楼层
最好还是加上吧,也不麻烦的
发表于 2014-4-29 00:29:01 | 显示全部楼层
我们学的是默认为10进制,32位宽
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