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查看: 2010|回复: 1

[求助] xilinx的IO输出

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发表于 2014-4-25 19:20:04 | 显示全部楼层 |阅读模式

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我从fpga内部管脚输出时钟给sdram，但是频率过大就没有时钟了，而且输出时钟的幅值随频率的增高变小！
而且

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lwukang
发表于 2014-4-26 15:00:53 | 显示全部楼层
回复 1# 574920045

可以尝试把输出时钟端口的驱动电流调成24mA，摆率设为fast。
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