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查看: 2181|回复: 4

[求助] FPGA时序问题

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发表于 2014-4-21 14:16:06 | 显示全部楼层 |阅读模式

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现在用Altera Cylone EP3c10 设计时遇到一个问题,中间处理用到一个32bit计数器@200MHz,计数会存到一个寄存器中,但是每次读该寄存器是,总是会有1位或2位数据不对,现在怀疑是时序问题,但又不知如何去解决,还请各位高人指点,在此拜谢!
发表于 2014-4-21 14:22:42 | 显示全部楼层
回复 1# cike_assassin


   1. 做了时序约束没,静态时序分析过了没?
   2. 把寄存器数据读回去是通过什么接口读回去的,读的接口时序本身有没有问题?
 楼主| 发表于 2014-4-21 14:34:20 | 显示全部楼层
回复 2# 挂在天边的鱼


   时序约束没做……只是之前功能运行正常,现在出现此问题,接口读的时序应该没问题
发表于 2014-4-21 21:01:33 | 显示全部楼层
是不是用的组合逻辑过多。。。。
发表于 2014-4-21 21:29:45 | 显示全部楼层
回复 1# cike_assassin
200MHz很高的时钟啊
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