load UPF之后PR的网表多出来VDD VSS port

flowerah2 · 发表于 2014-4-16 13:48:55

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在尝试做UPF的流程。以下是UPF的一段：
＃TOP （always on domain）
create_power_domain PD_TOP
create_supply_port VDD
create_supply_net VDD -domain PD_TOP
connect_supply_net VDD -port VDD

＃CNT （shut off)
create_power_domain PD_CNT -elements x_dig_core/x_cnt_top
create_supply_net VDD_CNT -domain PD_CNT
create_supply_net VSS -domain PD_CNT -reuse

place_opt之后吐出来的网表，在顶层module上会多出来input VDD ; input VSS; 同时下面还有supply1 VDD; supply0 VSS; 但是VDD VSS难道不是给core供电的IO提供的吗？怎么样能不浮出来？

小干爹z2z · 发表于 2014-4-17 09:43:46

你用check_mv_design看了report了吗

flowerah2 · 发表于 2014-4-17 13:10:03

回复 2# 小干爹z2z

check了，显示的warning有两个： 1. IO（signal的） does not have power/ground pin definition.
2. pg pin type(s) of power pin(s) in logical lib_cell PGH2TM (这是power switch) dont match with the pg pin types in the corresponding FRAM lib_cell.

请问这个有影响吗，

ryry17 · 发表于 2014-4-17 19:41:13

"create_supply_port VDD" 使得网表里多出来VDD port的吧？去掉试试。或者dump netlist前用“remove_supply_port VDD” remove掉

flowerah2 · 发表于 2014-4-21 11:02:14

回复 4# ryry17

难道ICC每次要这么去处理？

ryry17 · 发表于 2014-4-22 00:55:08

回复 5# flowerah2

如果本来不是port就不要create_supply_port

flowerah2 · 发表于 2014-4-23 15:50:30

回复 6# ryry17

不好意思，那UPF该怎么写。这不是都要写这个的吗？

[求助] load UPF之后PR的网表多出来VDD VSS port

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