DC 每次编译后 report timing 都不一样

longxianjie · 发表于 2014-4-13 15:43:19

您需要登录才可以下载或查看，没有账号？注册

x

最近上课在学用Design Compiler做逻辑综合。但是我发现，每次compile完后，电路的slack都不一样，比如说第一次是-0.18, 第二次是-0.08，第三次是-0.10。想问一下为什么会这样呢？我用的都是同样的verilog代码，同一个setup文件，同一个约束文件。

tuguoping1989 · 发表于 2014-4-13 21:53:18

正常的，因为里面的算法每次执行都不一样

longxianjie · 发表于 2014-4-14 16:07:32

回复 2# tuguoping1989

不是很理解哦，你的意思是DC在综合的时候有多套不同算法吗？还是在综合过程中有些地方会有随机量？如果是前者的话它是靠什么决定使用哪种算法的呢？因为我每次的参数完全相同。

[求助] DC 每次编译后 report timing 都不一样