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查看: 1841|回复: 3

[求助] Verilog实现RS(10,8)的编码电路中的问题,求各路大神求解

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发表于 2014-4-2 10:40:21 | 显示全部楼层 |阅读模式

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这是《无线通信matlab和FPGA实现》书中的一个例子
使用Verilog实现RS(10,8)的编码电路程序如下:
module rs_enc(clk,reset,x,y);
input clk;
input reset;
input[3:0] x;  /////输入数据
output[3:0] y; ////输出数据

reg[3:0] cnt;
reg[3:0] D1,x_in;   ////中间寄存变量

always @ (posedge clk)
    begin
       if(reset)
           begin

cnt<=4'b1001;

D1<=0;

x_in<=0;
           end

else

  begin

if(cnt==4'b1001)

cnt<=0;

else

cnt<=cnt+1;

    if(cnt==4'b0000)

begin

D1<=0;

x_in<=0;

end

    else

begin

D1[3]<=x_in[2]^x_in[1]^x_in[3];

D1[2]<=x_in[1]^x_in[1]^x_in[0]^x_in[2];

D1[1]<=x_in[2]^x_in[0]^x_in[1];

D1[0]<=x_in[3]^x_in[2]^x_in[1];

x_in<=D1^x;

end

  end
    end
assign y=(cnt==4'b1000)?D1cnt==4'b1001)?x_in:x;
endmodule

问题是:实现RS(10,8)编码,那么有用信息位不应该为8位,输出数据应该是10位,为什么程序里输入输出寄存器的位宽都才4位?求大神解答啊~
发表于 2014-4-2 16:02:15 | 显示全部楼层
发表于 2014-4-2 16:03:04 | 显示全部楼层
 楼主| 发表于 2014-4-3 09:20:39 | 显示全部楼层
回复 3# zkr1990
明白了,这里输入的数据已经是通过域的转换后的数值。太感谢啦~
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