时序约束问题求教

hit0821201

回复 5# mnluan


    按你说的，只加那一句约束，不加别的，可以报告出来，那可能就是我的时序约束中别的约束把这个覆盖了

hit0821201

回复 9# orphan


    谢谢您的热情指导！

hit0821201

回复 8# gzh9255


   “ 可否考虑这样设
create_clock  -name CLK  -period  10 [get_ports clk] -wave {0 5}
create_generated_clock  -name clock   [get_pins  U145/A] -source  [get_ports clk]  -master_clock  [get_clock CLK ] -divide_by 1 -add ”

弱弱地问一句，这样设置后，input_delay应该是相对于这个生成的时钟clock设置还是相对于源时钟CLK设置呢？工具在计算clock latency的时候，只会计算从A点到FF之间的延时吧，不会考虑从源时钟到生成时钟之间组合路径的延时对吗？

keelinx

是不是因为A节点被定义为时钟，所以在用report_timing -from -to的时候，被认为从输入port clk到时钟clk驱动的寄存器输入端 不存在路径？
是不是这个原因可以使用如下方法判定：
set_max_delay  1.5 -from [get_ports  clk] -to [get_pins  U145/I2]
set_min_delay  0.5 -from [get_ports  clk] -to [get_pins  U145/I2]
report_timing -from [get_ports  clk] -to [get_pins  U145/I2]

starrymorn

学习了

jiangyc

markyixia

hexintong2009

首先有点疑问？是否propagated 后报的delay？
其次encourage中report_timing 应该是报不出来，这个只能报出四种path的timing。
可以通过help 命令help ×del× 来查看关于计算delay的命令，还可以用report_timing_arc 命令报这个cell的delay也能得到一个大概值。手头没有服务器，只能给你说个想法，明天帮你测试下再看看。
同样初学，互相学习