encounter做metalchange时，生成新verilog文件时遇到的问题

zylxzxcyz

使用encounter做metalchange时，手动改写verilog网表文件，导回到encounter中做ECOroute，总是出现说线名A已经被某个instance或是wire调用，无法add new wire。
这个线名A原先是某个模块内的internal wire，是一个buffer的输出，连接到模块内其他器件的输入，现在我将这个线名A做了一个output，output直接使用了线名A，并在顶层模块调用这个output的新输出接到了其他模块的输入。
之后encounter就会提示上述错误~~~

论坛里有没有懂的~~帮个忙~~~
如果需要修改的话，应该怎么修改呢？

mnluan

回复 1# zylxzxcyz

请问你是这样改的吗？module TOP
    wire A_top;
    XXX XXX (.A(A_top) .....);
    XXX XXX (.IN(A_top).....);
endmodule

zylxzxcyz

回复 2# mnluan


    是哈~~~
  我刚刚把我改的网表的verilog用modelsim跑了一下后仿真，结果和预期一样~~~
就是不知道为什么encounter总是认为是错的~~~

zylxzxcyz

回复 2# mnluan


    我写的详细点好了，方便大家帮我找错

   比如原先是：
  module B（...）;
  ...//input or output
  //internal wire
wire A;
我改成了
mudle B(...,A)
...//input or output
output A;
//internal wire
wire A;

在顶层
原先是module B_top(...);
B B_U(...);
C C_U(...
         .C_port(C_port));
我改成了
module B_top(...);
wire A_wire;
B B_U(...
         .A(A_wire));
C C_U(...
         .C_port(A_wire));

zylxzxcyz

回复 2# mnluan


    还有我做了一下实验，如果只改
module B（...）;
  ...//input or output
  //internal wire
wire A;
我改成了
mudle B(...,A)
...//input or output
output A;
//internal wire
wire A;

encounter是可以进行改变的，可以看到它为我添加了一个output port

但是如果在B_top给这个output port给wire名时，即
原先是module B_top(...);
B B_U(...);
C C_U(...
         .C_port(C_port));
我改成了
module B_top(...);
wire A_wire;
B B_U(...
         .A(A_wire));
C C_U(...
         .C_port(A_wire));

就会出错，为什么啊？

zylxzxcyz

顶~~~~~~~

mnluan

回复 5# zylxzxcyz


   请把出错信息帖一下。

zylxzxcyz

回复 7# mnluan


    好，我一会贴出来，我昨天晚上实在没办法，按照我的想法用vitrisuo直接把版图改了，然后用我改的verilog网表，生成CDL网表，做LVS，也过了
现在就是纳闷为什么encounter不识别我的verilog网表，谁有什么修改意见~~~

zylxzxcyz

Name FE_OFCN427_test_mode_start_r is already used by an instance or a net in cell half _band_filter1_0

Failed to add net 'xxxx_top_u/half_band_filter1_u/FE_OFCN427_test_mode_start_r',the routing on the net is discarded.

mnluan

回复 9# zylxzxcyz


   感觉网表修改的没问题呢。现在怀疑步骤上有错误。你是不是直接替换了原来*enc.dat里面的.v，然后重新restore Design出的问题？