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楼主: leishangwen

[原创] OpenMIPS教学版(VerilogHDL)v1.0,全网首发!!

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发表于 2014-3-6 12:41:28 | 显示全部楼层
回复 1# leishangwen


   结构图很赞,lz时间确实很充足啊,目测高校或外企工作,另外再期待下raw-os的移植
发表于 2014-3-6 13:36:27 | 显示全部楼层
不错,学习了
发表于 2014-3-6 14:56:52 | 显示全部楼层
支持楼主
发表于 2014-3-18 17:44:35 | 显示全部楼层
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发表于 2014-3-18 22:45:31 | 显示全部楼层
楼主,你好,再看了您的代码后,有个疑问,就是有些if没有写对应的else,这样会形成锁存,是考虑到cpu的速度,所以才这样做的吗?
发表于 2014-3-19 10:16:07 | 显示全部楼层
回复 15# feiyue5754


   不至于吧,你确定是组合逻辑的else或case没写全
发表于 2014-3-19 12:30:21 | 显示全部楼层
看到的一个不是组合逻辑的,是时序电路的,还有为什么组合逻辑也用非阻塞赋值呢?不是一般都是组合用阻塞,时序用非阻塞吗?LZ这样写有什么特殊的要求吗?
 楼主| 发表于 2014-3-19 13:31:04 | 显示全部楼层
回复 15# feiyue5754


    不是的,可能是不需要修改该值,所以保持不变。
 楼主| 发表于 2014-3-19 13:32:05 | 显示全部楼层
回复 17# feiyue5754


    您是在哪个文件看到的,麻烦说一下,可能是笔误
发表于 2014-3-19 16:12:00 | 显示全部楼层
像always(*)这样的模块,我觉的应该是组合逻辑模块吧,ctrl.v等里面就是用非阻塞赋值
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