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楼主: leishangwen

[原创] OpenMIPS教学版(VerilogHDL)v1.0,全网首发!!

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发表于 2015-8-14 13:47:19 | 显示全部楼层
感谢分享。
发表于 2015-8-19 18:42:40 | 显示全部楼层
楼主,你好,想问一下你,在数据回写到寄存器堆时,寄存器堆为什么也是时钟上升沿有效的呢?感觉这样,我在做仿真的时候,觉得好像会延迟一个时钟的样子啊?另外我觉得always块中阻塞和非阻塞其实不一样的,我仿真的时候,发现若是译码阶段always块中用阻塞会导致出现毛刺啊?
 楼主| 发表于 2015-8-20 08:43:13 | 显示全部楼层
回复 62# gonac
写寄存器的时候是时序的,在上升沿写入,但是读操作是组合的,给出地址后,可以立即读出数据。

关于毛刺,能不能详细说一下仿真步骤,给出testbench,以及截图。
发表于 2015-8-20 15:50:05 | 显示全部楼层
回复 63# leishangwen


  哦哦,谢谢楼主啦!至于毛刺是这样的,我仿真的时候,也是想着组合逻辑应该用阻塞赋值,所以仿真了一下,用第五章的测试程序,结果例如reg1_read_o信号就会出现毛刺,就是把您这一块儿代码的非阻塞改成了阻塞 无标题.png ,然后仿真结果如下, 无标题1.png ,所以我觉得楼主你用非阻塞是对的。
发表于 2015-8-26 14:46:08 | 显示全部楼层
图碉堡了,楼主辛苦了~
发表于 2015-8-27 20:46:19 | 显示全部楼层
不错啊  很牛逼
发表于 2015-8-28 11:09:35 | 显示全部楼层
回复 63# leishangwen


   你好,有些疑惑,想请教一下您,在做数据前推的时候,即执行阶段的数据是在执行结束的时候,送入到译码阶段的,组合逻辑是会有一定的延时的,这样送入的译码阶段,会不会造成译码阶段延迟增加,而出现不稳定呢?
发表于 2015-9-13 18:28:16 | 显示全部楼层
楼主辛苦了~你怎么有那么多时间来做这些呢?
发表于 2015-10-16 08:48:42 | 显示全部楼层
谢谢楼主的分享  !
发表于 2015-11-5 23:28:51 | 显示全部楼层
赞楼主,工作不是这个方向的,不知道能不能看懂
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