Cadence Virtuoso 导出原理图

nhaiwen · 发表于 2014-2-10 10:30:10

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本人做全订制IC设计的时候用的是Cadence virtuoso 画原理图，其中有调用到其它库的模块。请问有什么方法能像导版图GDS一样，把整个设计的电路图导出来，再导进去整合成一个库。

damonzhao · 发表于 2014-2-10 13:11:01

回复 1# nhaiwen

做个symbol不行么？

nhaiwen · 发表于 2014-2-10 13:31:10

回复 2# damonzhao
做个symbol是可以，但总原理图有调用到其它库的模块，我的目的是将总原理图整合在一个库中，易于备份管理。

damonzhao · 发表于 2014-2-10 17:09:20

回复 3# nhaiwen

都在一个库下，不容易管理吧

nhaiwen · 发表于 2014-2-11 15:35:53

回复 4# damonzhao
库太多也不容易管理呀。

damonzhao · 发表于 2014-2-11 15:58:37

回复 5# nhaiwen

按功能分吧，有tech library， basic library，reference library，有design library。如果你混在一起，权限管理也是个问题。上千个cell也不好管理吧

nhaiwen · 发表于 2014-2-12 15:41:36

回复 6# damonzhao
谢谢版主的回答
是这样的，假如三个人进行一个电路图的设计，每个人建一个库完成一个模块做成symbol，最后调用拼成一张总图。如果我要将这张总图备份到其它地方，是不是需要将三个人的设计库都打包备份，有没有更简单的方法。例如像备份版图那样，导一个GDS就行了。

question23 · 发表于 2014-2-13 14:59:29

回复 1# nhaiwen

用copy hierarchical试试看

xd_HR · 发表于 2020-8-8 14:45:08

最终也没答案

模拟后端的小白 · 发表于 2020-8-8 17:24:31

把所有的电路直接拷贝到一个库不就行了嘛，和版图一样拷贝。

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